JP2010043972A

JP2010043972A - 半導体試験装置

Info

Publication number: JP2010043972A
Application number: JP2008208599A
Authority: JP
Inventors: Jun Miyake; 三宅　　潤; Daigo Suzuki; 大悟鈴木; Hiromoto Takeshita; 博基竹下; Yutaka Sato; 佐藤　　裕
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2008-08-13
Filing date: 2008-08-13
Publication date: 2010-02-25

Abstract

【課題】論理ピンとテスタピンとの自由な割り付けを可能にすることで試験効率を高めることができ、また、回路規模を削減することができる半導体試験装置を提供する。
【解決手段】半導体試験装置のピンエレクトロニスクカードは、半導体デバイスに接続されるテスタピンとテスタピンを論理的に管理するための論理ピンとの対応関係を示すリンクテーブルを記憶するピンリンクレジスタ群４１と、論理ピン毎に設定されて論理ピンに対応するテスタピンに対する所定の操作を許可するか否かを示すイネーブルデータを記憶するピンコードレジスタ群４２と、ピンコードレジスタ群４２に記憶された論理ピン毎のイネーブルデータを、ピンリンクレジスタ群４１に記憶されたリンクテーブルに基づいてテスタピン毎のイネーブル信号Ｅ１〜Ｅ８に変換するイネーブル信号生成回路４３ａ〜４３ｈとを備える。
【選択図】図２

Description

本発明は、半導体デバイスの試験を行う半導体試験装置に関する。

半導体試験装置は、周知の通り、半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に試験信号を印加して得られる信号と予め定められた期待値とを比較してパス／フェイルを判断することによりＤＵＴの良／不良を試験する。近年においては、ＤＵＴの試験効率を向上させるために、複数ＤＵＴの並列試験を可能とする半導体試験装置の開発が盛んに行われている。特に、メモリデバイスの試験を行うメモリ試験装置においては、五百を越えるメモリデバイスの並列試験が可能なものも実用化されている。

半導体試験装置は、ＤＵＴに対するインターフェイスとして機能するピンエレクトロニスクカードをテストヘッド内に備える。複数ＤＵＴの並列試験が可能な半導体試験装置は、このピンエレクトロニクスカードを多数備えている。ピンエレクトロニクスカードの各々には、ＤＵＴに印加する試験信号を生成するドライバやＤＵＴから得られる信号と所定の電圧との比較を行うコンパレータ等が付随してＤＵＴのピン（ＤＵＴピン）と接続されるテスタピン（物理ピン）が複数設けられている。

半導体試験装置の動作を統括的に制御するテスタコントローラは、テスタピンの各々に一意に割り当てられたピン番号（物理ピン番号）を用いてテスタピンを管理する訳ではなく、テスタピンの各々を論理ピンとして論理的に管理する。これは、物理ピン番号を用いてテスタピンの管理を行うと、並列試験を行うＤＵＴの数（並列数）が変わる度にＤＵＴの試験に用いられる試験プログラムの変更が必要になり、管理が極めて煩雑になるからである。また、複数のテスタピンを１つの論理ピンに割り付けることで、例えば複数のＤＵＴを１つの論理的なＤＵＴとして管理することも可能になるからである。

ピンエレクトロニクスカードには、テスタコントローラで用いられる論理ピンとテスタピンとの対応付けを行うために、テスタコントローラから出力される論理ピンを特定する番号である論理ピン番号を、所定の変換規則に従って変換する変換回路が設けられている。この変換回路の変換規則は、ＤＵＴの並列数に応じて変化する。例えば、ＤＵＴの並列数が３２である「３２ＤＵＴモード」、ＤＵＴの並列数が６４である「６４ＤＵＴモード」、及びＤＵＴの並列数が１２８である「１２８ＤＵＴモード」の各モード毎に異なる変換規則が用意されている。

複数ＤＵＴの試験を行う場合には、テスタコントローラは、まず各ピンエレクトロニクスカードに設けられた変換回路に対してＤＵＴの並列数を示す情報を出力して、上記の「３２ＤＵＴモード」、「６４ＤＵＴモード」、及び「１２８ＤＵＴモード」の何れかのモードに設定する。これにより、ＤＵＴの数に応じた論理ピンとテスタピンとの対応付けが行われる。次いで、テスタコントローラは、論理ピンの各々に対して各種設定を行うか否かを示すイネーブル信号を出力する。ここで、論理ピンの各々に対して行う各種設定としては、例えばドライバから出力される信号の電圧値の設定等が挙げられる。

このイネーブル信号は、ピンエレクトロニクスカードに設けられた変換回路において、先に設定されたモードの変換規則（論理ピンとテスタピンとの対応付け）に従って変換される。例えば、論理ピン「１」とテスタピン「２」とが対応付けられているとすると、論理ピン「１」についてのイネーブル信号はテスタピン「２」についてのイネーブル信号に変換される。そして、変換されたイネーブル信号が入力されたテスタピンでは、上述した電圧値の設定等の各種設定が行われる。以上の各種設定が終了した後に、複数ＤＵＴに対して並列試験が開始される。

尚、従来の半導体試験装置におけるテスタピンの割り当て方法の詳細については、例えば以下の特許文献１，２を参照されたい。
特開２００１−８４１５６号公報特開２００７−４７０９８号公報

ところで、従来の半導体試験装置においては、前述した通り「３２ＤＵＴモード」、「６４ＤＵＴモード」、及び「１２８ＤＵＴモード」の如く、ＤＵＴの並列数がハードウェア上固定されており、半導体試験装置の製造・販売された後に変更することができない。このため、ＤＵＴの並列数が半導体試験装置で予め用意されているＤＵＴモードに合致しない場合には使用されないテスタピンが生じ、これにより試験効率が悪くなるという問題があった。

図９は、従来の半導体試験装置において使用されないテスタピンが生ずる様子を示す図である。尚、ここでは、理解を容易にするために、半導体試験装置１００に設けられたテスタピンが２４個であり、予め用意されているＤＵＴモードが「４ＤＵＴモード」及び「８ＤＵＴモード」の２つのモードであるものとし、ＤＵＴの並列数が「４」の場合と「６」の場合とについて説明する。尚、図９においては、半導体試験装置１００内の四角印はテスタピンを表しており、その中の数字はテスタピンに割り当てられた物理ピン番号を示している。また、ＤＵＴ２００ａ〜２００ｆ内の丸印はＤＵＴピンを表しており、その中の数字はＤＵＴピンのピン番号を示している。

まず、ＤＵＴの並列数が「４」であって半導体試験装置１００が「４ＤＵＴモード」に設定されている場合には、図９（ａ）に示す通り、１つのＤＵＴに対して６つのテスタピンが割り当てられて無駄なテスタピンが生ずることはない。具体的には、テスタピン「１」〜「６」がＤＵＴ２００ａに、テスタピン「７」〜「１２」がＤＵＴ２００ｂに、テスタピン「１３」〜「１８」がＤＵＴ２００ｃに、テスタピン「１９」〜「２４」がＤＵＴ２００ｄにそれぞれ割り当てられる。

これに対し、ＤＵＴの並列数が「６」の場合には、半導体試験装置１００に「６ＤＵＴモード」が無いため、一度に６個のＤＵＴを並列して試験するには「８ＤＵＴモード」に設定する必要がある。この「８ＤＵＴモード」では、図９（ｂ）に示す通り、１つのＤＵＴに対して３つのテスタピン割り当てられ、ＤＵＴが８個であれば無駄なテスタピンが生ずることはない。しかしながら、実際のＤＵＴの並列数は「６」であるため（ＤＵＴ２００ａ〜２００ｆ）、無駄な６個のテスタピン（テスタピン「１９」〜「２６」）が生じ、試験効率が悪くなる。

ここで、テストヘッドに設けられるピンエレクトロニスクカードの数が多数であると、半導体試験装置に設けられるテスタピンの総数は膨大になる。このため、試験効率を高めるためにテスタピンに付随する構成を増加させると、１つのテスタピンについては僅かな増加であるものの、全てのテスタピンについて見てみると回路規模が膨大に増大することが考えられる。回路規模の増大は半導体試験装置のコスト上昇に直結するため、極力避ける必要がある。

本発明は上記事情に鑑みてなされたものであり、論理ピンとテスタピンとの自由な割り付けを可能にすることで試験効率を高めることができ、また、回路規模を削減することができる半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、半導体デバイス（３０ａ、３０ｂ）に対して電気的に接続される複数の物理ピン（２２ａ〜２２ｈ）と、当該複数の物理ピンを論理ピンとして論理的に管理する管理部（１０）とを備える半導体試験装置（１）において、前記物理ピンと前記論理ピンとの対応関係を示す対応テーブルを記憶する第１記憶部（４１、６１、６２）と、前記論理ピン毎に設定されて前記論理ピンに対応する物理ピンに対する所定の操作を許可するか否かを示すイネーブル情報を記憶する第２記憶部（４２、７１）と、前記第２記憶部に記憶された前記論理ピン毎の前記イネーブル情報を、前記第１記憶部に記憶された対応テーブルに基づいて前記物理ピン毎のイネーブル情報に変換する変換部（４３ａ〜４３ｈ、７３ａ〜７３ｈ）とを備えることを特徴としている。
この発明によると、変換部において、第２記憶部に記憶された論理ピン毎のイネーブル情報が、第１記憶部に記憶された対応テーブルに基づいて物理ピン毎のイネーブル情報に変換される。
また、本発明の半導体試験装置は、前記管理部が、前記半導体デバイスの試験開始前に予め前記対応テーブルを前記第１記憶部に記憶させ、前記半導体デバイスの試験開始後に前記イネーブル情報を前記第２記憶部に記憶させることを特徴としている。
また、本発明の半導体試験装置は、前記変換部が、前記物理ピン毎に設けられていることを特徴としている。
また、本発明の半導体試験装置は、前記第１記憶部が、前記変換部に対応して前記物理ピン毎に設けられた複数のレジスタ（４１ａ〜４１ｈ）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記第１記憶部が、前記変換部の各々に共通して設けられて前記変換部の各々で用いられる対応テーブル情報を記憶するメモリ（６１）と、前記メモリから前記複数の変換部の各々で用いられる対応テーブルを読み出す制御を行うコントローラ（６２）とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記第２記憶部が、前記変換部の各々に共通して設けられるレジスタ（４２ａ〜４２ｍ、７１）を備えることを特徴としている。

本発明によれば、第２記憶部に記憶された論理ピン毎のイネーブル情報を、第１記憶部に記憶された対応テーブルに基づいて物理ピン毎のイネーブル情報に変換しているため、第１記憶部に記憶される対応テーブルの内容に応じて、論理ピンとテスタピンとの自由な割り付けが可能であり、これにより試験効率を高めることができるという効果がある。
また、対応テーブルを複数のレジスタに記憶させることもメモリに記憶させることも可能であるが、メモリに記憶させれば回路規模を削減することができるという効果がある。

以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、データバスＢ１を介して接続されたテスタコントローラ１０（管理部）と複数のピンエレクトロニクスカード２０ａ〜２０ｎとを備えており、ＤＵＴ３０ａ，３０ｂ，…の各々に対して試験信号を印加してＤＵＴ３０ａ，３０ｂ，…の各々から得られる信号に基づいて、ＤＵＴ３０ａ，３０ｂ，…の並列試験を行う。

尚、ピンエレクトロニクスカード２０ａ〜２０ｎの各々には複数のＤＵＴが接続されるが、図１においては図面の簡略化のためにピンエレクトロニクスカード２０ｂ〜２０ｎに接続されるＤＵＴの図示を省略している。また、ピンエレクトロニスクカード２０ａ〜２０ｎの内部構成は同様であるため、図１においてはピンエレクトロニスクカード２０ａの内部構成のみを図示し、ピンエレクトロニスクカード２０ｂ〜２０ｎについては図示を省略している。

テスタコントローラ１０は、ユーザによって作成された試験プログラムに従って、半導体試験装置１の動作を統括的に制御する。例えば、ＤＵＴ３０ａ，３０ｂ，…の試験を行う上で必要なピンエレクトロニクスカード２０ａ〜２０ｎの各種設定のためのデータを、データバスＢ１を介してピンエレクトロニクスカード２０ａ〜２０ｎの各々に送信する制御を行う。尚、テスタコントローラ１０が、ピンエレクトロニクスカード２０ａ〜２０ｎに対して行う各種設定の詳細については後述する。

ここで、ピンエレクトロニクスカード２０ａ〜２０ｎの各々には一意に定まるアドレスが割り当てられており、テスタコントローラ１０はこのアドレスを指定してデータの送信先を特定する訳であるが、図１においては図示を簡略化するためにアドレスバスの図示は省略している。また、以下の説明では、特に必要な場合を除いてデータ送信先のアドレス指定に関する説明は省略する。

また、テスタコントローラ１０は、ピンエレクトロニクスカード２０ａ〜２０ｎに設けられる複数のテスタピン２２ａ〜２２ｈ（物理ピン）を論理ピンとして論理的に管理する。これは、ＤＵＴの並列数が変わっても試験プログラムの変更を不要として試験プログラムの管理を容易にするとともに、１つの論理ピンに対する複数のテスタピンの割り当てや１つのテスタピンに対する複数の論理ピンの割り当てを可能にすることで、例えば複数のＤＵＴを１つの論理的なＤＵＴとして管理するといった自由度の高い柔軟な試験を可能にするためである。

ここで、テスタコントローラ１０は、テスタピン２２ａ〜２２ｈを論理ピンとして管理しているため、テスタコントローラ１０が取り扱うテスタピン２２ａ〜２２ｈに関する各種データも論理ピン毎に設定される。例えば、テスタコントローラ１０によって取り扱われるテスタピン２２ａ〜２２ｈの各々に対する設定を許可するか否かを示すイネーブルデータ（イネーブル情報）は、テスタピン２２ａ〜２２ｈ毎に設定される訳ではなく、論理ピン毎に設定される。

ピンエレクトロニクスカード２０ａ〜２０ｎは、ＤＵＴ３０ａ，３０ｂ，…に対するインターフェイスとして機能するものであり、イネーブル信号生成部２１と複数のテスタピン２２ａ〜２２ｈ（物理ピン）とを備える。尚、図１においては簡略化のために１枚のピンエレクトロニスクカード２０ａに８つのテスタピン２２ａ〜２２ｈが設けられている例を図示しているが、１枚のピンエレクトロニスクカードに設けられるテスタピンの数が「８」に制限されるという訳ではない。

イネーブル信号生成部２１は、テスタコントローラ１０の制御の下で、テスタピン２２ａ〜２２ｈの各々に対する設定を許可するイネーブル信号Ｅ１〜Ｅ８を生成する。具体的には、テスタコントローラ１０が管理する論理ピンとテスタピン２２ａ〜２２ｈとの対応関係を示すリンクテーブル（対応テーブル）に基づいて、テスタコントローラ１０から出力される論理ピン毎に設定されたイネーブルデータを、テスタピン２２ａ〜２２ｈ毎のイネーブル信号Ｅ１〜Ｅ８に変換する。尚、リンクテーブルの詳細については後述する。

テスタピン２２ａ〜２２ｈは、ＤＵＴ３０ａ，３０ｂ，…に印加する試験信号を生成するドライバやＤＵＴ３０ａ，３０ｂ，…から得られる信号と所定の電圧との比較を行うコンパレータ等を備えており、ＤＵＴ３０ａ〜３０ｎのピン（ＤＵＴピン）と電気的に接続される。これらテスタピン２２ａ〜２２ｈの各々には、データバスＢ１が接続されるととともにイネーブル信号Ｅ１〜Ｅ８がそれぞれ入力されており、イネーブル信号が入力されたテスタピンについてのみ、データバスＢ１を介して入力されるデータに応じた設定が行われる。

テスタピン２２ａ〜２２ｈで行われる設定としては、例えばドライバから出力される試験信号の上限電圧値及び下限電圧値の設定や、コンパレータで比較のために用いられる電圧値の設定等が挙げられる。尚、図１に示す例では、説明を簡単にするために、ピンエレクトロニスクカード２０ａに設けられたテスタピン２２ａ〜２２ｄがＤＵＴ３０ａに接続され、テスタピン２２ｅ〜２２ｈがＤＵＴ３０ｂに接続されている状態を図示している。

次に、ピンエレクトロニクスカード２０ａ〜２０ｎに設けられるイネーブル信号生成部２１について説明する。図２は、イネーブル信号生成部２１の構成を示すブロック図である。図２に示す通り、イネーブル信号生成部２１は、ピンリンクレジスタ群４１（第１記憶部）、ピンコードレジスタ群４２（第２記憶部）、及びイネーブル信号生成回路４３ａ〜４３ｈ（変換部）を備えており、テスタコントローラ１０の制御の下で、テスタピン２２ａ〜２２ｈの各々に対する設定を許可するイネーブル信号Ｅ１〜Ｅ８を生成する。

ピンリンクレジスタ群４１は、複数のピンリンクレジスタ４１ａ〜４１ｈを備えており、テスタコントローラ１０が管理する論理ピンとテスタピン２２ａ〜２２ｈとの対応関係を示すリンクテーブル（対応テーブル）を記憶する。尚、ピンリンクレジスタ４１ａ〜４１ｈは、データバスＢ１のバス幅（例えば、３２ビット）と同じビット数からなる多ビットのレジスタである。

ここで、ピンリンクレジスタ群４１のピンリンクレジスタ４１ａ〜４１ｈは、それぞれイネーブル信号生成回路４３ａ〜４３ｈに対応して設けられている。尚、後述する通り、イネーブル信号生成回路４３ａ〜４３ｈはテスタピン２２ａ〜２２ｈ毎に設けられているため、イネーブル信号生成回路４３ａ〜４３ｈに対応するピンリンクレジスタ４１ａ〜４１ｈもテスタピン２２ａ〜２２ｈ毎に設けられていると言える。

ピンリンクレジスタ４１ａ〜４１ｈの各々には、テスタコントローラ１０から出力される論理ピン番号が格納される。図３は、ピンリンクレジスタ４１ａ〜４１ｈに格納される論理ピン番号の一例を示す図である。例えば、論理ピン番号が「３」である論理ピンがテスタピン２２ａに割り付けられる場合には、図３に示す通り、テスタピン２２ａに対応するピンリンクレジスタ４１ａに論理ピン番号「３」（１６進数表記で「０ｘ０３」）が格納される。

同様に、論理ピン番号が「７」である論理ピンがテスタピン２２ｂに割り付けられる場合には、図３に示す通り、テスタピン２２ｂに対応するピンリンクレジスタ４１ｂに論理ピン番号「７」（１６進数表記で「０ｘ０７」）が格納される。このように、ピンリンクレジスタ４１ａ〜４１ｈの各々に論理ピン番号が格納されることにより、ピンリンクレジスタ群４１には、テスタコントローラ１０が管理する論理ピンとテスタピン２２ａ〜２２ｈとの対応関係を示すリンクテーブルが記憶される。

ピンコードレジスタ群４２は、イネーブル信号生成回路４３ａ〜４３ｈの各々に共通して設けられる複数のピンコードレジスタ４２ａ〜４２ｍを備えており、テスタコントローラ１０から出力されるイネーブルデータを記憶する。図４は、ピンコードレジスタ４２ａ〜４２ｍに格納されるイネーブルデータの一例を示す図である。テスタコントローラ１０が管理する論理ピンの数をＸとすると、イネーブルデータは、図４に示す通り少なくとも論理ピンの数Ｘと同じビット数を有するデータであって、各ビットが論理ピンに対応しており、論理ピン毎に設定を許可するか（「１」）又は許可しないか（「０」）を示す情報が設定されたデータである。

ピンコードレジスタ４２ａ〜４２ｍは、ピンリンクレジスタ４１ａ〜４１ｈと同様に、データバスＢ１のバス幅（例えば、３２ビット）と同じビット数からなる多ビットのレジスタである。ここで、ピンコードレジスタ４２ａ〜４２ｍのビット数をＹとすると、ピンコードレジスタ４２ａ〜４２ｍの総数Ｗは以下の通りである。
Ｗ＝Ｘ／Ｙ（余りがない場合）
Ｗ＝Ｘ／Ｙ＋１（余りがある場合）

いま、ピンコードレジスタ４２ａ〜４２ｍのビット数が３２ビットであるとすると、イネーブルデータは、図４に示す通り、下位ビットから３２ビットずつピンコードレジスタ４２ａ〜４２ｍに順に格納される。図４に示す例では、論理ピン番号が「３」である論理ピンに関して設定を許可する情報（「１」）が設定されており、この情報はピンコードレジスタ４２ａの下位第３ビット目に格納されている。

イネーブル信号生成回路４３ａ〜４３ｈは、テスタピン２２ａ〜２２ｈ毎に設けられており、ピンコードレジスタ群４２に記憶された論理ピン毎のイネーブルデータを、ピンリンクレジスタ群４１に記憶されたリンクテーブルに基づいて、テスタピン２２ａ〜２２ｈ毎のイネーブルデータに変換したイネーブル信号Ｅ１〜Ｅ８を生成する。ここで、イネーブル信号生成回路４３ａ〜４３ｈの内部構成について説明する。尚、イネーブル信号生成回路４３ａ〜４３ｈは、同様の構成であるため、ここではイネーブル信号生成回路４３ａのみについて言及する。

イネーブル信号生成回路４３ａは、第１セレクタ５１、レジスタ５２、第２セレクタ５３、及びＲＳフリップフロップ５４を備えている。第１セレクタ５１は、イネーブル信号生成回路４３ａに対応するピンリンクレジスタ４１ａに格納された論理ピン番号に基づいて、ピンコードレジスタ群４２が備えるピンコードレジスタ４２ａ〜４２ｍから１つを選択する。

具体的には、ピンコードレジスタ４２ａ〜４２ｍが３２ビットのレジスタである場合には、ピンリンクレジスタ４１ａに格納された論理ピン番号の下位５ビット（２^５＝３２）を除いた上位２７ビットの内容に基づいて選択する。例えば、図３に示す通り、ピンリンクレジスタ４１ａに論理ピン番号「３」が格納されている場合には、その論理ピン番号の上位２７ビットの値は「０」であるため、ピンコードレジスタ４２ａを選択する。

レジスタ５２は、ピンコードレジスタ４２ａ〜４２ｍと同じビット数を有する多ビットのレジスタであり、第１セレクタ５１で選択されたピンコードレジスタに記憶されていたイネーブルデータを一時的に記憶する。例えば、ピンコードレジスタ４２ａが選択された場合には、その内容がレジスタ５２に一時的に記憶される。

第２セレクタ５３は、イネーブル信号生成回路４３ａに対応するピンリンクレジスタ４１ａに格納された論理ピン番号に基づいて、レジスタ５２に記憶されたイネーブルデータの１つのビットを選択する。具体的には、ピンコードレジスタ４２ａ〜４２ｍが３２ビットのレジスタである場合には、ピンリンクレジスタ４１ａに格納された論理ピン番号の下位５ビット（２^５＝３２）の内容に基づいて選択する。例えば、ピンリンクレジスタ４１ａに論理ピン番号「３」が格納されている場合には、下位第３ビット目を選択する。ＲＳフリップフロップ５４は、第２セレクタ５３で選択されたビットの内容（「１」又は「０」）をイネーブル信号Ｅ１として出力する。

次に、上記構成における本実施形態の半導体試験装置１の動作について説明する。ＤＵＴ３０ａ，３０ｂ，…に対する試験を開始する前に、テスタコントローラ１０からデータバスＢ１を介して各ピンエレクトロニクスカード２０ａ〜２０ｎのピンリンクレジスタ群４１に対して論理ピン番号が順次出力され、テスタコントローラ１０が管理する論理ピンとテスタピン２２ａ〜２２ｈとの対応関係を示すリンクテーブルがピンリンクレジスタ群４１に格納される。

以上の初期設定が完了すると、ＤＵＴ３０ａ，３０ｂ，…に対する試験が開始される。試験が開始されると、まずテスタコントローラ１０からデータバスＢ１を介して各ピンエレクトロニクスカード２０ａ〜２０ｎのピンコードレジスタ群４２に対してイネーブルデータが順次出力され、ピンコードレジスタ群４２が備えるピンコードレジスタ４２ａ〜４２ｍに順に格納される。

イネーブルデータの格納が終了すると、ピンエレクトロニクスカード２０ａ〜２０ｎの各々において、ピンリンクレジスタ群４１に設けられたピンリンクレジスタ４１ａ〜４１ｈに格納された論理ピン番号が、対応するイネーブル信号生成回路４３ａ〜４３ｈにそれぞれ読み出される。例えば、ピンリンクレジスタ４１ａに格納された論理ピン番号は、対応するイネーブル信号生成回路４３ａに読み出される。

論理ピン番号が読み出されると、イネーブル信号生成回路４３ａ〜４３ｈの各々に設けられた第１セレクタ５１によって、ピンコードレジスタ群４２が備えるピンコードレジスタ４２ａ〜４２ｍのうちから論理ピン番号に応じた１つが選択される。第１セレクタ５１により選択されたピンコードレジスタに格納されていたイネーブルデータは、レジスタ５２に一時的に格納される。

次いで、イネーブル信号生成回路４３ａ〜４３ｈの各々において、先に読み出した論理ピン番号を用いて、レジスタ５２に一時的に格納されているイネーブルデータの１つのビットが第２セレクタ５３により選択されてＲＳフリップフロップ５４に入力される。ＲＳフリップフロップ５４に入力されたビットの内容が「１」である場合にはイネーブル信号が出力され、「０」である場合にはイネーブル信号は出力されない。

以上の動作によって、論理ピン毎のイネーブルデータをテスタピン２２ａ〜２２ｈ毎のイネーブルデータに変換したイネーブル信号Ｅ１〜Ｅ８が生成される。イネーブル信号生成部２１からのイネーブル信号Ｅ１〜Ｅ８が入力されたテスタピン２２ａ〜２２ｈは、設定が許可された状態となり、テスタコントローラ１０からバスＢ１を介して入力されるデータに応じて、例えばドライバから出力される試験信号の上限電圧値及び下限電圧値の設定や、コンパレータで比較のために用いられる電圧値の設定等が行われる。そして、以上の設定が終了すると、ピンエレクトロニクス２０ａが備えるテスタピン２２ａ〜２２ｈからＤＵＴ３０ａ，３０ｂ，…に対して試験信号が印加され、並列試験が実行される。

以上説明した通り、本実施形態では、テスタコントローラ１０が管理する論理ピンとテスタピン２２ａ〜２２ｈとの対応関係を示すリンクテーブルをピンリンクレジスタ群４１に格納するとともに、論理ピン毎のイネーブルデータをピンコードレジスタ群４２に格納している。そして、イネーブル信号生成回路２０ａ〜２０ｎの各々において、ピンコードレジスタ群４２に記憶された論理ピン毎のイネーブルデータを、ピンリンクレジスタ群４１に記憶されたリンクテーブルに基づいて、テスタピン２２ａ〜２２ｈ毎のイネーブルデータに変換したイネーブル信号Ｅ１〜Ｅ８を生成している。

このため、ピンリンクレジスタ群４１に格納するリンクテーブルを変更すれば、論理ピンとテスタピン２２ａ〜２２ｈとの対応関係を任意に変更することができ、論理ピンとテスタピンとの割り付けを自由に行うことができる。この割り付けが自由になることにより、図５に示す通り、使用されないテスタピンが生ずる事態を防止することができる。

図５は、本発明の第１実施形態による半導体試験装置１が備えるテスタピンとＤＵＴ３０ａ〜３０ｆとの割り当て例を示す図である。尚、ここでは、理解を容易にするために、半導体試験装置１に設けられたテスタピンが２４個であるとしている。また、図５においては、半導体試験装置１内の四角印はテスタピンを表しており、その中の数字はテスタピンに割り当てられた物理ピン番号を示している。また、ＤＵＴ３０ａ〜３０ｆ内の丸印はＤＵＴピンを表しており、その中の数字はＤＵＴピンのピン番号を示している。

図９を参照すると、従来は６つのＤＵＴの並列試験を行う場合には「８ＤＵＴモードに設定する必要があり、各々のＤＵＴには３つのテスタピンが割り当てられていたため、、無駄な６個のテスタピンが生じて試験効率が悪くなっていた。これに対し、図５を参照すると、全てのＤＵＴに４つずつテスタピンが割り当てられており、無駄なテスタピンは生じていない。このように、本実施形態では、いわば新たな「６ＤＵＴモード」が実現されており、これにより試験効率を高めることができる。

〔第２実施形態〕
次に、本発明の第２実施形態による半導体試験装置について説明する。本実施形態の半導体試験装置は、ピンエレクトロニクスカード２０ａ〜２０ｎに設けられるイネーブル信号生成部２１の内部構成を変更して回路規模の削減を図ったものである。図６は、本発明の第２実施形態による半導体試験装置が備えるイネーブル信号生成部２１の構成を示すブロック図である。

図６に示す通り、本実施形態の半導体試験装置が備えるイネーブル信号生成部２１は、図２に示すイネーブル信号生成部２１のピンリンクレジスタ群４１に代えて、ピンリンクメモリ６１（メモリ）とメモリコントローラ６２（コントローラ）とを備える構成である。ピンリンクメモリ６１は、イネーブル信号生成回路４３ａ〜４３ｈに共通して設けられて、テスタコントローラ１０から出力されるリンクテーブルを記憶する。

ピンリンクメモリ６１の各アドレスで特定される記憶領域はテスタピン２２ａ〜２２ｈと一対一に対応付けられており、ピンリンクメモリ６１の各アドレスで特定される記憶領域に論理ピン番号が記憶されることにより、ピンリンクメモリ６１にはテスタコントローラ１０が管理する論理ピンとテスタピン２２ａ〜２２ｈとの対応関係を示すリンクテーブルが記憶される。メモリコントローラ６２は、テスタコントローラ１０の制御の下で、ピンリンクメモリ６１に対する論理ピン番号の書き込み制御及び読み出し制御を行う。

以上の構成の半導体試験装置においては、第１実施形態と同様に、ＤＵＴ３０ａ，３０ｂ，…に対する試験を開始する前に、テスタコントローラ１０からデータバスＢ１を介して各ピンエレクトロニクスカード２０ａ〜２０ｎのピンリンクメモリ６１に対して論理ピン番号が順次出力され、テスタコントローラ１０が管理する論理ピンとテスタピン２２ａ〜２２ｈとの対応関係を示すリンクテーブルがピンリンクメモリ６１に記憶される。このとき、テスタコントローラ１０からメモリコントローラ６２に対して制御信号Ｃ１が出力され、ピンリンクメモリ６１に対する論理ピン番号の書き込み制御がメモリコントローラ６２によって行われる。

以上の処理が終了するとＤＵＴ３０ａ，３０ｂ，…に対する試験が開始され、コントローラ１０からのイネーブルデータがピンコードレジスタ群４２に設けられたピンコードレジスタ４２ａ〜４２ｍに順に格納された後に、メモリコントローラ６２の制御の下で、ピンリンクメモリ６１に記憶された論理ピン番号が、イネーブル信号生成回路４３ａ〜４３ｈにそれぞれ読み出され、イネーブル信号生成回路４３ａ〜４３ｈの各々において論理ピン毎のイネーブルデータをテスタピン２２ａ〜２２ｈ毎のイネーブルデータに変換したイネーブル信号Ｅ１〜Ｅ８が生成される。尚、イネーブル信号生成回路４３ａ〜４３ｈ内における動作は、基本的には第１実施形態と同様であるため、説明を省略する。

本実施形態においては、ピンリンクメモリ６１に格納するリンクテーブルを変更すれば、第１実施形態と同様に、論理ピンとテスタピン２２ａ〜２２ｈとの対応関係を任意に変更することができ、論理ピンとテスタピンとの割り付けを自由に行うことができる。この結果として、使用されないテスタピンが生ずる事態を防止することができ、試験効率を高めることができる。また、本実施形態では、ピンリンクレジスタ群４１に代えて、ピンリンクメモリ６１を設けた構成であるため回路規模を削減することができる。

〔第３実施形態〕
次に、本発明の第３実施形態による半導体試験装置について説明する。本実施形態の半導体試験装置は、第２実施形態の半導体試験装置と同様に、ピンエレクトロニクスカード２０ａ〜２０ｎに設けられるイネーブル信号生成部２１の内部構成を変更して回路規模の削減を図ったものである。図７は、本発明の第３実施形態による半導体試験装置が備えるイネーブル信号生成部２１の構成を示すブロック図である。

図７に示す通り、本実施形態の半導体試験装置が備えるイネーブル信号生成部２１は、図２に示すイネーブル信号生成部２１のピンコードレジスタ群４２に代えてピンコードレジスタ７１及びレジスタ７２を備えるとともに、イネーブル信号生成回路４３ａ〜４３ｈに代えてイネーブル信号生成回路７３ａ〜７３ｈを備える構成である。ピンコードレジスタ７１は、イネーブル信号生成回路７３ａ〜７３ｈに共通して設けられて、テスタコントローラ１０から出力されるイネーブルデータを格納する。

ここで、前述した第１実施形態では、テスタコントローラ１０から出力されるイネーブルデータ（図４に示すイネーブルデータの全て）がピンコードレジスタ群４１が備えるピンコードレジスタ４２ａ〜４２ｍに格納されていた。これに対し、本実施形態では、イネーブルデータの一部のみが必要に応じてピンコードレジスタ７１に格納される。例えば、最初に図４に示すピンコードレジスタ４２ａに格納されていたイネーブルデータに相当するデータがピンコードレジスタ７１に格納され、次に図４に示すピンコードレジスタ４２ｂに格納されていたイネーブルデータに相当するデータがピンコードレジスタ７１に格納されるといった具合である。

このようにすることで、イネーブルデータを格納するためのピンコードレジスタの数を低減することができるため、回路規模の削減を図ることができる。尚、ピンコードレジスタ７１は、データバスＢ１のバス幅（例えば、３２ビット）と同じビット数からなる多ビットのレジスタである。

レジスタ７２は、ピンコードレジスタ７１に格納されるイネーブルデータに応じた比較データを格納する。この比較データは、イネーブルデータに対応してテスタコントローラ１０から出力されるデータであり、データバスＢ１を介してレジスタ７２に入力される。図８は、レジスタ７２に格納される比較データの一例を示す図である。尚、図８中に示すイネーブルデータＤ１〜Ｄｍは、図４に示すピンコードレジスタ４２ａ〜４２ｍに格納されるイネーブルデータに相当するものである。

図８に示す通り、イネーブルデータＤ１に対応する比較データ（１６進数表記）は、例えば２７ビットからなるデータ「０００００００」であり、イネーブルデータＤ２に対応する比較データは２７ビットからなるデータ「００００００１」である。また、イネーブルデータＤ１〜Ｄｍの総数が「３２」の場合には、イネーブルデータＤ３２に対応する比較データは、例えば２７ビットからなるデータ「０００００１Ｆ」である。尚、レジスタ７２は、データバスＢ１のバス幅（例えば、３２ビット）と同じビット数からなる多ビットのレジスタである。

イネーブル信号生成回路７３ａ〜７３ｈは、テスタピン２２ａ〜２２ｈ毎に設けられており、ピンコードレジスタ７１に記憶されたイネーブルデータを、レジスタ７２に記憶された比較データ及びピンリンクレジスタ群４１に記憶されたリンクテーブルに基づいて、テスタピン２２ａ〜２２ｈ毎のイネーブルデータに変換したイネーブル信号Ｅ１〜Ｅ８を生成する。ここで、イネーブル信号生成回路７３ａ〜７３ｈの内部構成について説明する。尚、イネーブル信号生成回路７３ａ〜７３ｈは、同様の構成であるため、ここではイネーブル信号生成回路７３ａのみについて言及する。

イネーブル信号生成回路７３ａは、セレクタ８１、比較回路８２、ＡＮＤ（論理積）回路８３、及びＲＳフリップフロップ８４を備えている。セレクタ８１は、イネーブル信号生成回路７３ａに対応するピンリンクレジスタ４１ａに格納された論理ピン番号に基づいて、ピンコードレジスタ７１の１つのビットを選択する。具体的には、ピンコードレジスタ７１が３２ビットのレジスタである場合には、ピンリンクレジスタ４１ａに格納された論理ピン番号の下位５ビット（２^５＝３２）の内容に基づいて選択する。例えば、ピンリンクレジスタ４１ａに論理ピン番号「３」が格納されている場合には、下位第３ビット目を選択する。

比較回路８２は、レジスタ７２に格納された比較データとイネーブル信号生成回路７３ａに対応するピンリンクレジスタ４１ａに格納された論理ピン番号とを比較し、一致する場合には「１」を示す信号を、一致しない場合には「０」を示す信号を出力する。例えば、図４に示すピンコードレジスタ４２ａに格納されるイネーブルデータに相当するイネーブルデータＤ１がピンコードレジスタ７１に格納されている場合には、図８に示す通り、レジスタ７２には２７ビットからなる比較データ「０００００００」が格納される。ここで、ピンリンクレジスタ４１ａに論理ピン番号「３」が格納されているとすると、その上記２７ビットは「０００００００」であるため、比較回路８２からは「１」を示す信号が出力される。

ＡＮＤ回路８３は、一方の入力端に入力される比較回路８２の比較結果に応じて開状態又は閉状態になる回路であって、開状態である場合には他方の入力端に入力されるセレクタ８１で選択されたビットを出力し、閉状態である場合には「０」を出力する。具体的に、ＡＮＤ回路８３は、比較回路８２から「１」を示す信号が出力された場合に開状態になり、「０」を示す信号が出力された場合には閉状態になる。ＲＳフリップフロップ８４は、ＡＮＤ回路８３から出力される信号（「１」又は「０」を示す信号）をイネーブル信号Ｅ１として出力する。

以上の構成の半導体試験装置においては、第１実施形態と同様に、ＤＵＴ３０ａ，３０ｂ，…に対する試験を開始する前に、テスタコントローラ１０からデータバスＢ１を介して各ピンエレクトロニクスカード２０ａ〜２０ｎのピンリンクレジスタ群４１が備えるピンリンクレジスタ４１ａ〜４１ｈに対して論理ピン番号が順次出力される。これにより、テスタコントローラ１０が管理する論理ピンとテスタピン２２ａ〜２２ｈとの対応関係を示すリンクテーブルがピンリンクレジスタ群４１に記憶される。

以上の初期設定が完了すると、ＤＵＴ３０ａ，３０ｂ，…に対する試験が開始される。試験が開始されると、まずテスタコントローラ１０からイネーブルデータの一部（例えば、図４に示すピンコードレジスタ４２ａに格納されるイネーブルデータに相当するイネーブルデータＤ１）が出力され、各ピンエレクトロニクスカード２０ａ〜２０ｎのピンコードレジスタ７１に格納される。また、また、テスタコントローラ１０から上記のイネーブルデータに対応する比較データ（図８参照）が出力され、各ピンエレクトロニクスカード２０ａ〜２０ｎのレジスタ７２に格納される。

次に、ピンエレクトロニクスカード２０ａ〜２０ｎの各々において、ピンリンクレジスタ群４１に設けられたピンリンクレジスタ４１ａ〜４１ｈに格納された論理ピン番号が、対応するイネーブル信号生成回路７３ａ〜７３ｈにそれぞれ読み出される。すると、イネーブル信号生成回路７３ａ〜７３ｈの各々において、読み出された論理ピン番号を用いて、ピンコードレジスタ７１に格納されているイネーブルデータの１つのビットがセレクタ８１により選択されとともに、読み出された論理ピン番号とレジスタ７２に格納された比較データとの比較が比較回路８２で行われる。

比較回路８２から「１」を示す信号が出力された場合には、ＡＮＤ回路８３が開状態になって、セレクタ８１で選択されたビットがＡＮＤ回路８３を介してＲＳフリップフロップ８４に入力される。ＲＳフリップフロップ５４に入力されたビットの内容が「１」である場合にはイネーブル信号が出力され、「０」である場合にはイネーブル信号は出力されない。これに対し、比較回路８２から「０」を示す信号が出力された場合には、ＡＮＤ回路８３が閉状態になり、ＲＳフリップフロップ８４からはイネーブル信号は出力されない。

以上の処理が終了すると、テスタコントローラ１０から次のイネーブルデータ（例えば、図４に示すピンコードレジスタ４２ｂに格納されるイネーブルデータに相当するイネーブルデータＤ２）が出力されて同様の処理が行われる。以下同様に、テスタコントローラ１０からピンエレクトロニクスカード２０ａ〜２０ｎの各々に設けられたイネーブル信号生成部２１に対してイネーブルデータが順に出力され、全てのイネーブルデータの出力が完了するまで、上述した処理と同様の処理が繰り返され、論理ピン毎のイネーブルデータをテスタピン２２ａ〜２２ｈ毎のイネーブルデータに変換したイネーブル信号Ｅ１〜Ｅ８が生成される。

そして、イネーブル信号生成部２１からのイネーブル信号Ｅ１〜Ｅ８が入力されたテスタピン２２ａ〜２２ｈは、設定が許可された状態となり、テスタコントローラ１０からバスＢ１を介して入力されるデータに応じて、例えばドライバから出力される試験信号の上限電圧値及び下限電圧値の設定や、コンパレータで比較のために用いられる電圧値の設定等が行われる。以上の設定が終了すると、ピンエレクトロニクス２０ａが備えるテスタピン２２ａ〜２２ｈからＤＵＴ３０ａ，３０ｂ，…に対して試験信号が印加され、並列試験が実行される。

本実施形態においても、ピンリンクレジスタ群４１に格納するリンクテーブルを変更すれば、第１実施形態と同様に、論理ピンとテスタピン２２ａ〜２２ｈとの対応関係を任意に変更することができ、論理ピンとテスタピンとの割り付けを自由に行うことができる。この結果として、使用されないテスタピンが生ずる事態を防止することができ、試験効率を高めることができる。また、本実施形態では、ピンコードレジスタ群４２に代えて、ピンコードレジスタ７１及びレジスタ７２を設けた構成であるため回路規模を削減することができる。

以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、論理ピンとテスタピン（物理ピン）との対応関係を任意に変更する実施形態について説明した。しかしながら、本発明は、ＤＵＴ３０ａ，３０ｂ，…を論理的に管理するための論理ＤＵＴと実際のＤＵＴ（物理ＤＵＴ）との対応関係を任意に変更する場合にも適用することができる。

本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。イネーブル信号生成部２１の構成を示すブロック図である。ピンリンクレジスタ４１ａ〜４１ｈに格納される論理ピン番号の一例を示す図である。ピンコードレジスタ４２ａ〜４２ｍに格納されるイネーブルデータの一例を示す図である。本発明の第１実施形態による半導体試験装置１が備えるテスタピンとＤＵＴ３０ａ〜３０ｆとの割り当て例を示す図である。本発明の第２実施形態による半導体試験装置が備えるイネーブル信号生成部２１の構成を示すブロック図である。本発明の第３実施形態による半導体試験装置が備えるイネーブル信号生成部２１の構成を示すブロック図である。レジスタ７２に格納される比較データの一例を示す図である。従来の半導体試験装置において使用されないテスタピンが生ずる様子を示す図である。

符号の説明

１半導体試験装置
１０テスタコントローラ
２２ａ〜２２ｈテスタピン
３０ａ，３０ｂＤＵＴ
４１ピンリンクレジスタ群
４１ａ〜４１ｈピンリンクレジスタ
４２ピンコードレジスタ群
４２ａ〜４２ｈピンコードレジスタ
４３ａ〜４３ｈイネーブル信号生成回路
６１ピンリンクメモリ
６２メモリコントローラ
７１ピンコードレジスタ
７３ａ〜７３ｈイネーブル信号生成回路

Claims

半導体デバイスに対して電気的に接続される複数の物理ピンと、当該複数の物理ピンを論理ピンとして論理的に管理する管理部とを備える半導体試験装置において、
前記物理ピンと前記論理ピンとの対応関係を示す対応テーブルを記憶する第１記憶部と、
前記論理ピン毎に設定されて前記論理ピンに対応する物理ピンに対する所定の操作を許可するか否かを示すイネーブル情報を記憶する第２記憶部と、
前記第２記憶部に記憶された前記論理ピン毎の前記イネーブル情報を、前記第１記憶部に記憶された対応テーブルに基づいて前記物理ピン毎のイネーブル情報に変換する変換部と
を備えることを特徴とする半導体試験装置。
前記管理部は、前記半導体デバイスの試験開始前に予め前記対応テーブルを前記第１記憶部に記憶させ、前記半導体デバイスの試験開始後に前記イネーブル情報を前記第２記憶部に記憶させることを特徴とする請求項１記載の半導体試験装置。
前記変換部は、前記物理ピン毎に設けられていることを特徴とする請求項１又は請求項２記載の半導体試験装置。
前記第１記憶部は、前記変換部に対応して前記物理ピン毎に設けられた複数のレジスタを備えることを特徴とする請求項３記載の半導体試験装置。
前記第１記憶部は、前記変換部の各々に共通して設けられて前記変換部の各々で用いられる対応テーブル情報を記憶するメモリと、
前記メモリから前記複数の変換部の各々で用いられる対応テーブルを読み出す制御を行うコントローラと
を備えることを特徴とする請求項３記載の半導体試験装置。
前記第２記憶部は、前記変換部の各々に共通して設けられるレジスタを備えることを特徴とする請求項３から請求項５の何れか一項に記載の半導体試験装置。