CN212303083U - 缺陷修复电路和存储器 - Google Patents

Abstract

本申请实施例涉及一种缺陷修复电路和存储器，缺陷修复电路包括：测试模块，用于在测试模式下对存储单元阵列进行缺陷测试，以确定缺陷存储单元，并输出与存储单元相对应的测试地址信息和缺陷标识信号；缺陷信息存储模块，与测试模块连接，用于响应于缺陷标识信号，存储缺陷地址信息，缺陷地址信息为缺陷存储单元的测试地址信息，还用于响应于外部输入的修复选择信号输出第一地址信息，第一地址信息为多个缺陷地址信息中的一个；修复模块，与缺陷信息存储模块连接，用于根据接收到的第一地址信息，以对相应的缺陷存储单元进行修复。在本实施例中，缺陷修复电路新可以兼容于较小面积的芯片中，而且具有较高的便利性和可靠性。

Description

缺陷修复电路和存储器

技术领域

本申请实施例涉及半导体器件技术领域，特别是涉及一种缺陷修复电路和存储器。

背景技术

存储器是现在重要的记忆存储元件之一，由于存储器功能多、且制造成本低廉，被广泛应用于电脑、通讯及家电等领域。

数据存储可靠性是存储器的关键性能，因此，需要对存储器中的存储单元的存储性能进行测试，并对存在缺陷的存储单元进行修复，从而确保存储器的存储性能。但是，目前需要依赖外部的测试机支持才能对存储单元进行测试和修复，从而导致修复的便利性和灵活性不足。

实用新型内容

基于此，有必要针对修复的便利性和灵活性不足问题，提供一种缺陷修复电路和存储器。

一种缺陷修复电路，包括：

测试模块，用于在测试模式下对存储单元阵列进行缺陷测试，以确定缺陷存储单元，并输出与所述存储单元相对应的测试地址信息和缺陷标识信号；

缺陷信息存储模块，与所述测试模块连接，用于响应于所述缺陷标识信号，存储缺陷地址信息，所述缺陷地址信息为所述缺陷存储单元的测试地址信息，还用于响应于外部输入的修复选择信号输出第一地址信息，所述第一地址信息为多个所述缺陷地址信息中的一个；

修复模块，与所述缺陷信息存储模块连接，用于根据接收到的所述第一地址信息，以对相应的所述缺陷存储单元进行修复。

在其中一个实施例中，所述修复模块还用于接收外部输入的第二地址信息，并对所述第一地址信息或所述第二地址信息对应的所述缺陷存储单元进行修复。

在其中一个实施例中，还包括：

第一选择电路，分别与所述缺陷信息存储模块和所述修复模块连接，用于接收所述第一地址信息、所述第二地址信息和所述修复选择信号，并响应于所述修复选择信号生成目标地址信息，所述目标地址信息为所述第一地址信息和所述第二地址信息中的一个。

在其中一个实施例中，所述缺陷信息存储模块包括：

标识位存储单元，分别与所述测试模块和所述修复模块连接，用于响应于所述缺陷标识信号，为所述缺陷存储单元生成相应的标识位信息并进行存储。

在其中一个实施例中，所述第一选择电路同步接收所述缺陷存储单元对应的所述第一地址信息和所述标识位信息。

在其中一个实施例中，所述缺陷信息存储模块还包括：

地址存储单元，包括N级地址缓冲存储器，依次将所述N级地址缓冲存储器编号为第一级地址缓冲存储器至第N级地址缓冲存储器，所述地址缓冲存储器的时钟端用于接收所述缺陷标识信号，第一级地址缓冲存储器的数据输入端用于接收所述测试地址信息，第N-1级地址缓冲存储器的输出端与第N级地址缓冲存储器的数据输入端连接，所述N为大于等于2的整数；

所述标识位存储单元包括N级标识缓冲存储器，依次将所述N级标识缓冲存储器编号为第一级标识缓冲存储器至第N级标识缓冲存储器，所述标识缓冲存储器的时钟端接收所述缺陷标识信号，第一级标识缓冲存储器的数据输入端用于连接预设电平信号，第N-1级标识缓冲存储器的输出端与第N级地址缓冲存储器的数据输入端连接。

在其中一个实施例中，所述缺陷信息存储模块还包括：

第二选择电路，所述第二选择电路的控制端用于接收所述修复选择信号，所述第二选择电路的N个输入端与所述N级地址缓冲存储器的输出端一一对应连接，所述第二选择电路的输出端用于输出所述第一地址信息；

第三选择电路，所述第三选择电路的控制端用于接收所述修复选择信号，所述第三选择电路的N个输入端与所述N级标识缓冲存储器的输出端一一对应连接，所述第三选择电路的输出端用于输出所述标识位信息。

在其中一个实施例中，所述地址缓冲存储器包括触发器、锁存器、寄存器中的一种或多种，所述标识缓冲存储器包括触发器、锁存器、寄存器中的一种或多种。

在其中一个实施例中，所述地址存储单元包括4级所述地址缓冲存储器，且所述标识位存储单元包括4级所述标识缓冲存储器，以对4个所述缺陷存储单元的测试地址信息和所述标识位信息进行存储。

一种存储器，包括：

多个存储单元阵列；

多个如上述的缺陷修复电路；

其中，每个所述缺陷修复电路与至少一个所述存储单元阵列连接。

上述缺陷修复电路和存储器，所述缺陷修复电路包括：测试模块，用于在测试模式下对存储单元阵列进行缺陷测试，以确定缺陷存储单元，并输出与所述存储单元相对应的测试地址信息和缺陷标识信号；缺陷信息存储模块，与所述测试模块连接，用于响应于所述缺陷标识信号，存储缺陷地址信息，所述缺陷地址信息为所述缺陷存储单元的测试地址信息，还用于响应于外部输入的修复选择信号输出第一地址信息，所述第一地址信息为多个所述缺陷地址信息中的一个；修复模块，与所述缺陷信息存储模块连接，用于根据接收到的所述第一地址信息，以对相应的所述缺陷存储单元进行修复。通过在存储器中内置的测试模块和修复模块，即可基于自身的硬件结构进行修复操作，而且，本实施例的缺陷修复电路中的修复模块可以复用封装后修复电路的结构和功能，并通过增设的测试模块自动存储错误的地址，从而共同进行智能修复。在本实施例中，缺陷修复电路新增的电路结构少，因此可以兼容于较小面积的芯片中，而且不需要测试机和控制器存储缺陷存储单元的地址，加强了缺陷修复电路的便利性和可靠性。

附图说明

图1为第一实施例的缺陷修复电路的结构示意图；

图2为第二实施例的缺陷修复电路的结构示意图；

图3为第三实施例的缺陷修复电路的结构示意图；

图4为第四实施例的缺陷修复电路的结构示意图；

图5为第五实施例的缺陷修复电路的结构示意图；

图6为一实施例的地址存储单元和标识位存储单元的结构示意图；

图7为第六实施例的缺陷修复电路的结构示意图；

图8为一实施例的第二选择电路的结构示意图；

图9为一实施例的第三选择电路的结构示意图；

图10为一实施例的存储器的结构示意图；

图11为一实施例的缺陷修复方法的流程图；

图12为另一实施例的缺陷修复方法的流程图；

图13为一实施例的步骤S610的流程图；

图14为一实施例的步骤S500的流程图。

元件标号说明：

缺陷修复电路：10；测试模块：100；缺陷信息存储模块：200；地址存储单元：210；地址缓冲存储器：211；标识位存储单元：220；标识缓冲存储器：221；第二选择电路：230；第三选择电路：240；修复模块：300；存储单元阵列：400；第一选择电路：500

具体实施方式

为了便于理解本申请实施例，下面将参照相关附图对本申请实施例进行更全面的描述。附图中给出了本申请实施例的首选实施例。但是，本申请实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请实施例的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中在本申请实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一地址信息称为第二地址信息，且类似地，可将第二地址信息称为第一地址信息。第一地址信息和第二地址信息两者都是地址信息，但其不是同一地址信息。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

图1为第一实施例的缺陷修复电路的结构示意图，参考图1，在本实施例中，缺陷修复电路包括测试模块100、缺陷信息存储模块200和修复模块300。本申请实施例的缺陷修复电路用于对存储器中的存储单元进行测试，以确定缺陷存储单元并进行修复。其中，存储器可以为动态随机存取存储器(dynamic random access memory，DRAM)、静态随机存取存储器(static random access memory，SRAM)等。存储器包括多个存储块，每个存储块中包括多个存储单元阵列400，每个存储单元阵列400中包括阵列式排布的多个存储单元，每个存储单元都可以对数据进行存储，从而通过多个存储单元共同实现存储器的存储功能。

测试模块100，用于在测试模式下对存储单元阵列400进行缺陷测试，以确定缺陷存储单元，并输出与所述存储单元相对应的测试地址信息和缺陷标识信号。

其中，测试模块100与存储单元阵列400连接，以在测试模式下对连接的存储单元阵列400进行测试，即当存储器处于测试模式时，测试模块100执行相应的测试功能。存储器响应于测试触发信号切换至测试模式。示例性地，存储器可以在每次上电时先自动生成一测试触发信号以切换至测试模式。存储器也可以响应于外部输入的测试触发信号切换至测试模式，测试触发信号例如可以为用户通过与存储器连接的电子设备输入的信号。存储器还可以响应于内置的控制器输出的测试触发信号切换至测试模式，控制器可以在存储器每运行预设时间后输出一个测试触发信号，以实现对存储单元阵列400的规律监测。

缺陷测试的方式可以为测试模块100响应于测试触发信号，自动生成一个或多个测试数据，并将测试数据分别写入至待测试的每个存储单元，并在一定时间后，从存储单元中读取数据，并将读取到的数据与自动生成的测试数据进行比较，以判定存储单元的存储功能是否正常，若一存储单元读取到的数据与写入的数据不同，则该存储单元为缺陷存储单元。

当测试模块100测试到缺陷存储单元后，可以相应地生成缺陷标识信号中的一脉冲信号(fail pulse)。即，若当前测试的存储单元不是缺陷存储单元，则无需生成脉冲信号，缺陷标识信号的状态为0，从而减少不必要的操作；若当前测试的存储单元是缺陷存储单元，则同步生成缺陷标识信号中的一脉冲信号。当测试模块100每完成一个存储单元的检测后，将完成测试的存储单元的测试地址信息和缺陷标识信号同步发送给缺陷信息存储模块200，从而对缺陷信息进行存储。

缺陷信息存储模块200，与所述测试模块100连接，用于响应于所述缺陷标识信号，存储缺陷地址信息，所述缺陷地址信息为所述缺陷存储单元的测试地址信息，还用于响应于外部输入的修复选择信号输出第一地址信息，所述第一地址信息为多个所述缺陷地址信息中的一个。

其中，缺陷信息存储模块200配置有时钟端，缺陷信息存储模块200的时钟端与测试模块100连接，以使缺陷信息存储模块200响应于缺陷标识信号中的脉冲信号对测试地址信息进行存储。例如，缺陷信息存储模块200可以响应于脉冲信号的上升沿对测试地址信息进行存储，可以理解的是，若测试的存储单元不是缺陷存储单元，则该存储单元对应的缺陷标识信号中为持续的低电平，即不包含上升沿，则该存储单元的测试地址信息虽然发送至缺陷信息存储模块200，但不会被存储；若存储单元是缺陷存储单元，则会响应于脉冲信号的上升沿对缺陷存储单元的测试地址信息(即缺陷地址信息)进行存储，从而实现了缺陷信息的存储功能。

需要说明的是，缺陷信息可以不局限于前述的缺陷地址信息，但由于缺陷地址信息是执行修复过程的必要信息，所以在本实施例中着重围绕缺陷地址信息进行说明。可以理解的是，其他缺陷信息可以采用与缺陷地址信息相似的存储方式进行存储，因此，在本实施例和其他实施例中不再进行赘述。示例性地，其他缺陷信息可以为根据测试结果判断的缺陷等级信息，测试模块100可以将缺陷等级信息发送至缺陷信息存储模块200进行存储，从而在修复时可以优先对缺陷等级较高的存储单元进行修复，以提高修复的可靠性。

外部输入的修复选择信号用于指示缺陷信息存储模块200分时输出不同的第一地址信息，可以理解的是，通过缺陷测试，若确定到多个缺陷存储单元，则可以将多个缺陷地址信息分时输出，以使修复模块300能够以较少的接口数量准确地接收到每个缺陷地址信息，并进行相应的修复。进一步地，外部输入的修复选择信号中的“外部”是指缺陷修复电路的外部，例如修复选择信号可以是由存储器中的控制器发出的，即，本实施例无需外部的测试机或控制器，基于存储器内部结构即可实现缺陷地址信息的自动存储和自动修复。

修复模块300，与所述缺陷信息存储模块200连接，用于根据接收到的所述第一地址信息，以对相应的所述缺陷存储单元进行修复。

其中，修复是指在进行数据读写时，用冗余存储单元代替缺陷存储单元，执行缺陷存储单元应当执行的数据读写功能，而缺陷存储单元还设置于原地址，只是不需要其执行读写操作。示例性地，修复可以包括行修复和/或列修复，行修复是指由冗余存储单元的行地址代替与缺陷存储单元对应的行地址，列修复是指由冗余存储单元的列地址代替与缺陷存储单元对应的列地址。

具体地，修复模块300内部存储有多个冗余存储单元的冗余地址信息，因此，在获取第一地址信息后，可以根据内部的预设规则建立第一地址信息与冗余地址信息的映射关系，即实现了对缺陷存储单元的修复。

在本实施例中，缺陷修复电路包括：测试模块100，用于在测试模式下对存储单元阵列400进行缺陷测试，以确定缺陷存储单元，并输出与所述存储单元相对应的测试地址信息和缺陷标识信号；缺陷信息存储模块200，与所述测试模块100连接，用于响应于所述缺陷标识信号，存储缺陷地址信息，所述缺陷地址信息为所述缺陷存储单元的测试地址信息，还用于响应于外部输入的修复选择信号输出第一地址信息，所述第一地址信息为多个所述缺陷地址信息中的一个；修复模块300，与所述缺陷信息存储模块200连接，用于根据接收到的所述第一地址信息，以对相应的所述缺陷存储单元进行修复。通过在存储器中内置的测试模块100和修复模块300，即可基于自身的硬件结构进行修复操作，而且，本实施例的缺陷修复电路中的修复模块300可以复用封装后修复电路的结构和功能，并通过增设的测试模块100自动存储错误的地址，从而共同进行智能修复。在本实施例中，缺陷修复电路新增的电路结构少，因此可以兼容于较小面积的芯片中，而且不需要测试机和控制器存储缺陷存储单元的地址，加强了缺陷修复电路的便利性和可靠性。

图2为第二实施例的缺陷修复电路的结构示意图，参考图2，在本实施例中，所述修复模块300还用于接收外部输入的第二地址信息，并对所述第一地址信息或所述第二地址信息对应的所述缺陷存储单元进行修复。具体地，第一地址信息是测试模块100通过缺陷测试自动获取的，第二地址信息可以是存储器供应商在完成封装后，通过封装后测试获取并保存的，即，第一地址信息可以是在存储器出厂前已经内置在存储器中的。第一地址信息通常可以是由于制备工艺造成的器件硬件缺陷，而本实施例中的第一地址信息还可以包括用户使用过程中产生的缺陷存储单元对应的缺陷地址信息。因此，本实施例的修复模块300对上述第一地址信息和第二地址信息均可以进行修复，从而实现了更加灵活的缺陷修复电路。

图3为第三实施例的缺陷修复电路的结构示意图，参考图3，在本实施例中，缺陷修复电路包括测试模块100、缺陷信息存储模块200、修复模块300和第一选择电路500。其中，测试模块100、缺陷信息存储模块200和修复模块300的实施方式与图1实施例的实施方式相似，此处不再进行赘述。

第一选择电路500，分别与所述缺陷信息存储模块200和所述修复模块300连接，用于接收所述第一地址信息、所述第二地址信息和所述修复选择信号，并响应于所述修复选择信号生成目标地址信息，所述目标地址信息为所述第一地址信息和所述第二地址信息中的一个。

具体地，第一选择电路500可以为一多路选择器，例如二选一选择器，第一选择电路500配置有两个传输路径。其中，第一传输路径用于连接缺陷信息存储模块200和修复模块300，以将第一地址信息传输至修复模块300；第二传输路径用于接收第二地址信息，以将第二地址信息传输至修复模块300。第一选择电路500还配置有控制端，控制端用于输入修复标识信号，从而选择导通两个传输路径中的一个。示例性地，可以当修复标识信号为1时，导通第一传输路径，因此，若需要对第一地址信息对应的缺陷存储单元进行修复，则存储器的控制器输出状态为1的修复标识信号，以将第一地址信息作为目标地址信息发送至修复模块300，从而进行修复。

图4为第四实施例的缺陷修复电路的结构示意图，参考图4，在本实施例中，所述缺陷信息存储模块200包括标识位存储单元220。

具体地，标识位存储单元220分别与所述测试模块100和所述修复模块300连接，用于响应于所述缺陷标识信号，为所述缺陷存储单元生成相应的标识位信息并进行存储。其中，每个存储单元均配置有一个标识位信息(fail flag)，标识位信息用于指示相应的存储单元是否为缺陷存储单元。示例性地，可以将缺陷存储单元的标识位信息设置为1，并将其他的存储单元的标识位信息设置为0。在执行其他操作时，即可根据标识位信息确定对应的存储单元是否为缺陷存储单元，从而更加高效地执行修复等操作。进一步地，继续参考图4，缺陷信息存储模块200还包括地址存储单元210。地址存储单元210分别与测试模块100和修复模块300连接，以对缺陷存储单元的缺陷地址信息进行存储，从而便于从多个缺陷地址信息中选择第一地址信息，并输出至修复模块300。

图5为第五实施例的缺陷修复电路的结构示意图，参考图5，在本实施例中，缺陷存储电路包括测试模块100、缺陷信息存储模块200、第一选择电路500和修复模块300。其中，地址存储单元210分别与测试模块100和第一选择电路500连接，标识位存储模块也分别与测试模块100和第一选择电路500连接，且地址存储单元210和标识位存储单元220均响应于缺陷标识信号对信息进行存储。进一步地，所述第一选择电路500同步接收所述缺陷存储单元对应的所述第一地址信息和所述标识位信息。通过上述设置方式，地址存储单元210和标识位存储单元220可以同步对同一缺陷存储单元的信息进行存储和输出，从而提高存储的准确性和可靠性。

进一步地，图6为一实施例的地址存储单元210和标识位存储单元220的结构示意图，参考图6，在本实施例中，地址存储单元210包括N级地址缓冲存储器211，所述标识位存储单元220包括N级标识缓冲存储器221，所述N为大于等于2的整数。

具体地，依次将所述N级地址缓冲存储器211编号为第一级地址缓冲存储器211至第N级地址缓冲存储器211，所述地址缓冲存储器211的时钟端用于接收所述缺陷标识信号，第一级地址缓冲存储器211的数据输入端用于接收所述测试地址信息，第N-1级地址缓冲存储器211的输出端与第N级地址缓冲存储器211的数据输入端连接。依次将所述N级标识缓冲存储器221编号为第一级标识缓冲存储器221至第N级标识缓冲存储器221，所述标识缓冲存储器221的时钟端接收所述缺陷标识信号，第一级标识缓冲存储器221的数据输入端用于连接预设电平信号，第N-1级标识缓冲存储器221的输出端与第N级地址缓冲存储器211的数据输入端连接。其中，成对设置的所述地址锁存器和所述标识位锁存器用于锁存同一个所述缺陷存储单元的第一地址信息或标识位信息。

在图6所示的实施例中，所述地址存储单元210包括4级所述地址缓冲存储器211，且所述标识位存储单元220包括4级所述标识缓冲存储器221，以对4个所述缺陷存储单元的测试地址信息和所述标识位信息进行存储。可以理解的是，在其他实施例中，也可以设置其他数量的地址缓冲存储器211和标识缓冲存储器221，以对不同数量的缺陷存储单元的信息进行存储，且地址缓冲存储器211和标识缓冲存储器221的具体数量可以与存储单元阵列400中的存储单元的数量成正比，从而实现利用率更高、且信息存储更完整的缺陷信息存储模块200。

进一步地，所述地址缓冲存储器211包括触发器、锁存器、寄存器中的一种或多种，所述标识缓冲存储器221包括触发器、锁存器、寄存器中的一种或多种。例如，地址缓冲存储器211与标识缓冲存储器221可以均为D触发器，且具有相同的硬件结构相同。再进一步地，每一对地址缓冲存储器211与标识缓冲存储器221的时钟端与缺陷标识信号输入接口之间的路径长度相同。因此，脉冲信号可以同步到达第一级地址缓冲存储器211与第一级标识缓冲存储器221。

示例性地，以测试到缺陷存储单元时在缺陷标识信号中生成一脉冲信号为例进行说明。参考图6，当前一脉冲信号到达时，第一级地址缓冲存储器211对输入端输入的测试地址信息进行采样，从而生成缺陷地址信息0<N:0>，第一级标识缓冲存储器221对输入端输入的预设电平信号进行采样，从而生成标识位信息0<N:0>。直到下一脉冲信号到达前，第一级地址缓冲存储器211与第一级标识缓冲存储器221的输出端的信息均保持不变。当后一脉冲信号到达时，第二级地址缓冲存储器211会对其输入端接收到的信号进行采样，从而生成缺陷地址信息1<N:0>，且第一级地址缓冲存储器211也会根据新的测试地址信息对其输出端的信息进行更新，从而生成新的缺陷地址信息0<N:0>。其中，前一脉冲信号和后一脉冲信号为在时序上相邻的两个脉冲。以此类推，每当有一个脉冲信号到达后，前一级缓冲存储器的结果会被发送至下一级进行缓冲存储，从而实现了缺陷信息存储模块200对多个缺陷地址信息和多个标识位信息的存储功能。

图7为第六实施例的缺陷修复电路的结构示意图，参考图7，在本实施例中，所述缺陷信息存储模块200还包括第二选择电路230和第三选择电路240。

第二选择电路230，所述第二选择电路230的控制端用于接收所述修复选择信号，所述第二选择电路230的N个输入端与所述N级地址缓冲存储器211的输出端一一对应连接，所述第二选择电路230的输出端用于输出所述第一地址信息。其中，第二选择电路230分别与缺陷信息存储模块200和第一选择电路500连接，以根据修复选择信号从多个缺陷地址信息中确定第一地址信息。

具体地，图8为一实施例的第二选择电路230的结构示意图，参考图8，第二选择电路230可以为一多路选择器，多路选择器配置有多个输入端，且输入端的数量与地址缓冲存储器211的数量相同，多个多路选择器的输入端与多个地址缓冲存储器211一一对应连接，以获取多个缺陷地址信息。在本实施例中，还配置有多个控制端，控制端与输入端一一对应，在同一时刻，多个控制端中至多一个使能有效，从而确保从多个缺陷地址信息中选择一个作为第一地址信息进行输出。其中，每个控制端可以用于输入两个信号，且分别为修复选择信号和修复选择信号的反相信号，即两个信号中的任一个可以使相应的晶体管导通时，即可导通该路信号路径，从而提高了第二选择电路230的运行速度。

第三选择电路240，所述第三选择电路240的控制端用于接收所述修复选择信号，所述第三选择电路240的N个输入端与所述N级标识缓冲存储器221的输出端一一对应连接，所述第三选择电路240的输出端用于输出所述标识位信息。其中，第三选择电路240分别与缺陷信息存储模块200和第一选择电路500连接，以根据修复选择信号从多个标识位信息中确定第一标识信息。

具体地，图9为一实施例的第三选择电路240的结构示意图，参考图9，第三选择电路240可以为一多路选择器，多路选择器配置有多个输入端，且输入端的数量与标识缓冲存储器221的数量相同，多个多路选择器的输入端与多个标识缓冲存储器221一一对应连接，以获取多个标识位信息。在本实施例中，还配置有多个控制端，控制端与输入端一一对应，在同一时刻，多个控制端中至多一个使能有效，从而确保从多个标识位信息中选择一个作为第一标识信息进行输出。其中，每个控制端可以用于输入两个信号，且分别为修复选择信号和修复选择信号的反相信号，即两个信号中的任一个可以使相应的晶体管导通时，即可导通该路信号路径，从而提高了第三选择电路240的运行速度。

图10为一实施例的存储器的结构示意图，参考图10，在本实施例中，存储器包括：多个存储单元阵列400；多个前述的缺陷修复电路10；其中，每个所述缺陷修复电路10与至少一个所述存储单元阵列400连接。在图10提供的实施例中，缺陷修复电路10与存储单元阵列400一一对应连接，从而可以以较近的距离对相应的存储单元阵列400进行修复，从而避免缺陷修复电路10与存储单元阵列400之间的走线过长或过多，进而减少走线对存储器的器件性能的影响，而且还可以使多个存储单元阵列400互相独立地并行进行修复，从而提高修复效率。可以理解的是，在其他实施例中，也可以使一个缺陷修复电路10连接至多个存储单元阵列400，从而减少缺陷修复电路10的数量。

图11为一实施例的缺陷修复方法的流程图，参考图11，在本实施例中，缺陷修复方法包括S100至S700。

S100：进入测试模式；

S200：测试模块100对存储单元阵列400进行缺陷测试，以确定缺陷存储单元，并输出与所述存储单元相对应的测试地址信息和缺陷标识信号；

S300：缺陷信息存储模块200响应于所述缺陷标识信号，存储缺陷地址信息，所述缺陷地址信息为所述缺陷存储单元的测试地址信息；

S400：退出所述测试模式，并进入修复模式；

S500：所述缺陷信息存储模块200响应于外部输入的修复选择信号输出第一地址信息，所述第一地址信息为多个所述缺陷地址信息中的一个；

S600：修复模块300根据接收到的所述第一地址信息，以对相应的所述缺陷存储单元进行修复；

S700：退出所述修复模式。

在本实施例中，通过步骤S100至S700，实现了一种可靠性和便利性较佳的缺陷修复方法，可以理解的是，具体的实施方式可以参考相应的缺陷修复电路的实施方式，此处不再一一赘述。

图12为另一实施例的缺陷修复方法的流程图，参考图12，在本实施例中，步骤S600前，还包括：

S800：接收外部输入的第二地址信息；

且，步骤S600包括：

步骤S610：对所述第一地址信息或所述第二地址信息对应的所述缺陷存储单元进行修复。

图13为一实施例的步骤S610的流程图，参考图13，步骤S610包括步骤S611至S613。

S611：接收所述第一地址信息、所述第二地址信息和所述修复选择信号；

S612：响应于所述修复选择信号生成目标地址信息，所述目标地址信息为所述第一地址信息和所述第二地址信息中的一个；

S613：根据所述目标地址信息对所述缺陷存储单元进行修复。

在其中一个实施例中，步骤S500前，还包括：响应于所述缺陷标识信号，为所述缺陷存储单元生成相应的标识位信息。

图14为一实施例的步骤S500的流程图，参考图14，步骤500包括步骤S510至S520。

S510：第二选择电路230响应于所述修复选择信号，输出所述第一地址信息；

S520：第三选择电路240响应于所述修复选择信号，输出所述标识位信息；

其中，所述第一地址信息和所述标识位信息同步输出。

应该理解的是，虽然各流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请实施例构思的前提下，还可以做出若干变形和改进，这些都属于本申请实施例的保护范围。因此，本申请实施例专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种缺陷修复电路，其特征在于，包括：

测试模块，用于在测试模式下对存储单元阵列进行缺陷测试，以确定缺陷存储单元，并输出与所述存储单元相对应的测试地址信息和缺陷标识信号；

缺陷信息存储模块，与所述测试模块连接，用于响应于所述缺陷标识信号，存储缺陷地址信息，所述缺陷地址信息为所述缺陷存储单元的测试地址信息，还用于响应于外部输入的修复选择信号输出第一地址信息，所述第一地址信息为多个所述缺陷地址信息中的一个；

修复模块，与所述缺陷信息存储模块连接，用于根据接收到的所述第一地址信息，以对相应的所述缺陷存储单元进行修复。

2.根据权利要求1所述的缺陷修复电路，其特征在于，所述修复模块还用于接收外部输入的第二地址信息，并对所述第一地址信息或所述第二地址信息对应的所述缺陷存储单元进行修复。

3.根据权利要求2所述的缺陷修复电路，其特征在于，还包括：

第一选择电路，分别与所述缺陷信息存储模块和所述修复模块连接，用于接收所述第一地址信息、所述第二地址信息和所述修复选择信号，并响应于所述修复选择信号生成目标地址信息，所述目标地址信息为所述第一地址信息和所述第二地址信息中的一个。

4.根据权利要求3所述的缺陷修复电路，其特征在于，所述缺陷信息存储模块包括：

标识位存储单元，分别与所述测试模块和所述修复模块连接，用于响应于所述缺陷标识信号，为所述缺陷存储单元生成相应的标识位信息并进行存储。

5.根据权利要求4所述的缺陷修复电路，其特征在于，所述第一选择电路同步接收所述缺陷存储单元对应的所述第一地址信息和所述标识位信息。

6.根据权利要求4所述的缺陷修复电路，其特征在于，所述缺陷信息存储模块还包括：

地址存储单元，包括N级地址缓冲存储器，依次将所述N级地址缓冲存储器编号为第一级地址缓冲存储器至第N级地址缓冲存储器，所述地址缓冲存储器的时钟端用于接收所述缺陷标识信号，第一级地址缓冲存储器的数据输入端用于接收所述测试地址信息，第N-1级地址缓冲存储器的输出端与第N级地址缓冲存储器的数据输入端连接，所述N为大于等于2的整数；

所述标识位存储单元包括N级标识缓冲存储器，依次将所述N级标识缓冲存储器编号为第一级标识缓冲存储器至第N级标识缓冲存储器，所述标识缓冲存储器的时钟端接收所述缺陷标识信号，第一级标识缓冲存储器的数据输入端用于连接预设电平信号，第N-1级标识缓冲存储器的输出端与第N级地址缓冲存储器的数据输入端连接。

7.根据权利要求6所述的缺陷修复电路，其特征在于，所述缺陷信息存储模块还包括：

第二选择电路，所述第二选择电路的控制端用于接收所述修复选择信号，所述第二选择电路的N个输入端与所述N级地址缓冲存储器的输出端一一对应连接，所述第二选择电路的输出端用于输出所述第一地址信息；

第三选择电路，所述第三选择电路的控制端用于接收所述修复选择信号，所述第三选择电路的N个输入端与所述N级标识缓冲存储器的输出端一一对应连接，所述第三选择电路的输出端用于输出所述标识位信息。

8.根据权利要求6所述的缺陷修复电路，其特征在于，所述地址缓冲存储器包括触发器、锁存器、寄存器中的一种或多种，所述标识缓冲存储器包括触发器、锁存器、寄存器中的一种或多种。

9.根据权利要求6所述的缺陷修复电路，其特征在于，所述地址存储单元包括4级所述地址缓冲存储器，且所述标识位存储单元包括4级所述标识缓冲存储器，以对4个所述缺陷存储单元的测试地址信息和所述标识位信息进行存储。

10.一种存储器，其特征在于，包括：

多个存储单元阵列；

多个如权利要求1至9任一项所述的缺陷修复电路；

其中，每个所述缺陷修复电路与至少一个所述存储单元阵列连接。

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