CN1979690A - 内建式自我测试启动方法及其系统 - Google Patents

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Abstract

本发明揭示用以启动待测电路中内建式自我测试的方法与系统。在至少一个存储器模块中配置具有预定尺寸的至少一个存储器区段作为测试结果模块后，启动适用于待测电路的内建式自我测试，其中测试结果模块并没有被测试。测试结果存储于测试结果模块中。

Description

内建式自我测试启动方法及其系统
技术领域
本发明涉及一种存储器测试，特别是涉及一种改善后的存储器内建式自我测试(Memory built-In Self Test，MBIST)设计或是逻辑内建式自我测试(Logic built-In Self Test，LBIST)设计。
背景技术
存储器芯片为一种由数百万个晶体管与电容所组成的集成电路(Integrated Circuit，IC)。在现今的商业界中具有许多类型的存储器装置。大家所熟知的几种存储器类型包括只读存储器(Read-Only Memory，ROM)、可编程只读存储器(Programmable Read-Only Memory，PROM)、可擦可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)以及闪存(Flash Memory)。虽然每一种类型的存储器均具有独特的特性，但是上述所有的存储器共同存储非易失性数据。也就是当电力消失时，存储于上述存储器中的数据并不会遗失。存储于这些芯片中的数据是不可改变的，或是必需通过特定的操作程序而对存储于这些芯片中的数据进行变更。
随机存取存储器(Random Access Memory，RAM)为另外一种大家所熟知的计算机存储器形式。由于只要知道数据所在的列与行即可存取随机存取存储器中的任何存储单元，因此称之为随机存取存储器。动态随机存取存储器(Dynamic Random Access Memory，DRAM)为最普遍的计算机存储器形式，其中一个晶体管与一个电容搭配形成代表一个位数据的存储单元。电容使位信息维持于0或1。作为切换器的晶体管使存储器芯片上的控制电路读取电容或是改变状态。电容就像是可用以存储电子的小桶子。如要将1存储于存储单元，则以电子装满上述桶子。如要将0存储于存储单元，则上述桶子为空的。电容桶子所遭遇的问题为其漏电。在几毫秒内，装满电子的桶子会变为空的。因此，为了使动态存储器工作，CPU或是存储器控制器在放电之前必须对所有维持于1的电容执行再充电，因此存储器控制器读取存储器并且立即将所读取的数据写回存储器。这样的更新(refresh)操作每秒自动执行数千次。
IC中较大且较复杂的逻辑设计便需要较精密的测试，以确保这些IC的性能无故障(fault-free)。在简单的模式中，IC的测试包括套用许多测试样本(test pattern)至电路的输入端并且监视电路的输出端以检测错误的发生。错误覆盖率(fault coverage)表示测试样本在检测潜在错误中的每个错误的功效。因此，当一组测试样本可测试实质上的每个潜在错误时即可达成将近100％的错误覆盖率。
为了达到较佳的错误覆盖率以及较低的测试成本，当提供合理的错误覆盖率时，可通过自动测试样本产生器(Automatic Test Pattern Generation，ATPG)产生一组最小测试样本。必须注意的是，在决定ATPG时，每个测试样本设计用以测试最大数量的错误。对于现今复杂的IC而言，测试架构可加入IC设计中，使IC可快速地自我测试。这些内建式自我测试(Built-InSelfTest，BIST)架构可包括各种不同的样本产生器，其中最典型的一种样本产生器为伪随机样本产生器(pseudorandom pattern generator)。在测试设计中，当测试样本经过扫描链(scan chain)传播后通过分析输出值而判断是否检测到错误。存储器内建式自我测试代表一种产生用以通过存储器本身来测试嵌入计算机系统的存储器的测试样本的系统及方法。
图1A与图1B显示设置于存储装置中的高阶功能块(function block)与存储器内建式自我测试系统100整合的示意图。存储器内建式自我测试系统100包括具有数个功能块(例如地址/数据产生器)的内建式自我测试模块102、至少一个比较器104、错误信息存储装置106以及至少一个待测存储器108。图1A显示一个存储器对应一个内建式自我测试模块(one-BIST-one-memory)的架构，其中每个存储器108具有与其直接对应的内建式自我测试模块102。内建式自我测试模块102根据预定测试样本产生适当的控制、地址以及输入数据至待测存储器108。待测存储器将会根据预定测试样本响应适当的输出。比较器104用以比较存储器输出值与期望值。当存储器输出值不符合期望值时，将错误码信息存储于存储装置中(例如错误码存储模块)。错误码信息通常包括测试样本编号、通过测试向量编号、X-与Y-地址以及位编号。
图1B显示利用一个内建式自我测试模块102来测试多个存储器模块。图1B的系统操作与图1A的系统操作相同，除了控制、地址、数据输入以及数据输出从待测存储器模块经由至少一个非待测存储器而至内建式自我测试模块102执行测试。这些信号通常设置为至少一个扫描链，如此一来数据便可更有效率的移入(shift in)或移出(shift out)。
随着存储装置的尺寸逐渐增加，错误码存储装置的尺寸可能非常的庞大。尤其是当缺陷密度(defect density)较高时、存储容量较大或是具有多个待测存储器时，内建式自我测试模块102本身的整合成本可能非常的昂贵。
因此，期望改善存储器的设计，使其适用于存储器内建式自我测试系统。
发明内容
有鉴于此，本发明提供一种用以启动存储器装置中内建式自我测试的方法与系统。在至少一个存储器模块中配置具有预定尺寸的至少一个存储器区段作为测试结果模块后，启动适用于待测电路的内建式自我测试，其中测试结果模块并没有被测试。测试结果存储于测试结果模块中。
附图说明
图1A与图1B显示传统适用于具有整合内建式自我测试功能的存储器系统设计。
图2A与图2B显示根据本发明实施例所述的改善的适用于具有整合内建式自我测试功能的存储器系统设计。
主要元件符号说明
100、200～存储器内建式自我测试系统
102、206～内建式自我测试模块
104～比较器       106～错误信息存储装置
108～待测存储器   202～测试结果模块
204～存储器模块   208～错误码缓存器
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下：
实施例：
本发明提供一种将待测存储器模块的一部分作为存储装置的方法与系统，如此一来便不需要安装任何适用于内建式自我测试的额外的存储装置，因此可以节省装置面积，其中存储装置用以存储测试信息。系统还包括测试电路，且待测电路电性耦接至测试电路。待测电路包括至少一个存储器块和/或至少一个逻辑电路块。存储器块包括易失性存储器以及非易失性存储器。大家所熟知的几种存储器类型包括静态随机存取存储器(Static RandomAccess Memory，SRAM)、动态随机存取存储器、电子熔线(electrical fuse)、只读存储器、可编程只读存储器、可擦可编程只读存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、闪存、多阶非易失性存储器(multilevel nonvolatile memory)、铁电存储器(ferroelectric memory)、磁性随机存取存储器(Magnetic Random AccessMemory，MRAM)以及相变非易失性存储器(phase-change nonvolatilememory)，每一种类型的存储器均具有独特的特性。逻辑电路块包括组合电路(combinational circuit)和/或时序电路(sequential circuit)。
图2A显示根据本发明实施例所述的改善后的存储器内建式自我测试系统200。当每个存储器模块具有对应的内建式自我测试模块时，这样的存储器内建式自我测试系统200又叫做一个存储器对应一个内建式自我测试模块架构。本发明使用存储器模块204的一部分202来存储测试信息，因此不需要额外的存储装置来处理内建式自我测试。例如，存储器模块204的预定起始部分(例如一半的存储器模块)可用来检查存储器是否正常工作。当具有任何缺陷时，可对存储器模块204的次部分(sub-portion)(例如四分之一的存储器模块)再执行更进一步的测试。上述步骤可持续进行，直到找到具有最小尺寸的无错误(clear)且连续部分的存储器模块。这个空间又叫做测试结果模块(test result module)，可用于存储测试结果，例如错误码。测试结果模块的最小尺寸可选择性地预先决定，且至少会执行一次存储器测试来识别测试结果模块。内建式自我测试模块206具有至少一个错误码缓存器(fail code register，FCR)208，用以提供多个指标来指出适用于测试结果模块202的有效存储空间配置，例如存储器的起始或结束地址等。必须注意的是，保留给测试结果模块202的存储器空间不一定是连续的。只要错误码缓存器208提供更多的指标来指出这些非连续区段的位置与尺寸，保留给测试结果模块202的存储器空间即可以是存储器模块204的不同位置中的区段。
在第一实施例中，一旦识别出测试结果模块202，BIST为MBIST且BIST模块开始测试整个存储器模块204，除了要存取被测试结果模块标识为屏蔽(masked)的空间的指令外，并且可将这些指令变更为NOP指令，如此一来就不会对被屏蔽的存储空间执行测试。BIST包括全速测试(at-speed test)或是压力模式测试(stress-mode test)。压力模式测试包括过驱动测试(over-drive test)或是欠驱动测试(under-drive test)。BIST模块提供测试相关数据，例如测试样本、测试样本编号、通过测试或错误向量编号、输入/输出位错误总数、X-与Y-地址、存储体地址(bank address)、数据极性以及地址至存储器模块，并且迫使存储器模块产生输出数据，其中输出数据通过比较器来检查测试结果。
在第二实施例中，BIST为LBIST且BIST模块开始测试逻辑电路块(未图示)和/或整个存储器模块204，除了要存取被测试结果模块标识为屏蔽的空间的指令外，并且可将这些指令变更为NOP指令，如此一来就不会对被屏蔽的存储空间执行测试。BIST包括全速测试或是压力模式测试。压力模式测试包括过驱动测试或是欠驱动测试。BIST模块提供测试相关数据，例如错误位、位极性、错误向量、X-与Y-地址、存储体地址、数据极性以及地址至逻辑电路块，并且迫使存储器模块产生输出数据，其中输出数据通过比较器来检查测试结果。期望测试结果或是待测电路样版包括ROM或缓存器。
在一实施例中，在完成一次测试之后且将错误地址信息丢到(dump)指定的测试结果模块之前，FCR提供足够的空间来暂存错误地址。由于过多的错误信息存储于指定的空间而使得测试结果模块的空间被用完时，可传送一个标志(flag)来中止测试。
图2B显示根据本发明另一实施例所述的多个存储器对应一个内建式自我测试模块(one-BIST-multiple-memory)的架构。当多个存储器模块对应至一个内建式自我测试模块时，配置至少一个存储器模块的部分空间作为测试结果模块202。测试结果模块至少具有存储单元的错误地址。测试结果模块202的尺寸可以为有弹性的或是根据经过BIST的存储器模块的尺寸而动态定义的。一般来说，存储器尺寸越小，可能产生的错误地址就越少且测试结果模块的尺寸也会越小。因此，一开始可定义测试结果模块的尺寸为一合理的最小值(reasonable minimum)，再根据经过BIST的存储器模块数量来动态决定测试结果模块的尺寸，并且扩充测试结果模块的尺寸。
一旦定义了特定存储器模块，部分的特定存储器模块即成为测试结果模块。必须注意的是，决定测试结果模块的存储器空间的方法如上述图2A的说明。一般来说，存储器模块为一个接着一个测试，除了测试包括测试结果模块的存储器模块之外，存取测试结果模块的指令会被屏蔽(mask)并且变为NOP。
BIST模块中的错误码缓存器提供多个指针，用以指出每个待测存储器模块所对应的测试结果信息。测试结果信息包括起始地址、结束地址、测试样本、测试样本编号、通过测试结果或错误结果、通过测试向量编号或错误向量编号、输入/输出位错误数量、X-与Y-地址、存储体地址、数据极性以及对应于每个存储器模块所配置的尺寸，然其并非用以限定本发明的范围。如上所述，当具有适当的错误码缓存器设计时，测试结果模块不需要为连续的存储器区段，且测试结果模块可以分散的配置。必须注意的是，本发明所使用专门术语“存储器区段”并不表示任何固定尺寸的区段。只要识别出存储器区段的起始与结束地址，存储器区段即可为任何尺寸。
另一种适用于测试结果模块的空间配置的选择为从数个存储器模块中配置存储器空间，以存储测试结果信息。此外，必须注意的是，虽然图2B显示通过其它存储器模块来存取一存储器模块的独特架构，但是数个存储器模块可以独立地设置，且每个存储器模块均可通过总线与BIST模块沟通而不需经过另一存储器模块。此外，必须注意的是，至少一个逻辑模块可以独立地设置，且每个存储器模块均可通过总线与BIST模块沟通而不需经过存储器模块。
以上介绍根据本发明所述的较佳实施例。必须说明的是，本发明提供了许多可应用的发明概念，所揭示的特定实施例仅是说明达成以及使用本发明的特定方式，不可用以限制本发明的范围。
本发明虽以较佳实施例揭示如上，然而其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，可做若干改动，因此本发明的保护范围当视所附权利要求范围所界定者为准。

Claims (13)

1.一种内建式自我测试启动方法，适用于启动待测电路中的内建式自我测试，包括：
在至少一个存储器模块中配置具有预定尺寸的至少一个存储器区段，作为测试结果模块；
启动适用于上述待测电路的内建式自我测试；以及
存储测试结果于上述测试结果模块中。
2.如权利要求1所述的内建式自我测试启动方法，其中所述内建式自我测试为存储器内建式自我测试。
3.如权利要求2所述的内建式自我测试启动方法，其中所述内建式自我测试提供多个指标用以指出上述测试结果模块的起始地址以及结束地址。
4.如权利要求1所述的内建式自我测试启动方法，其中所述内建式自我测试为逻辑内建式自我测试。
5.如权利要求4所述的内建式自我测试启动方法，其中所述内建式自我测试提供多个指标用以指出上述测试结果模块的起始地址以及结束地址。
6.如权利要求1所述的内建式自我测试启动方法，其中所述待测电路电性耦接至测试电路。
7.如权利要求1所述的内建式自我测试启动方法，其中所述内建式自我测试包括全速测试以及压力模式测试其中之一。
8.一种内建式自我测试系统，具有内建式自我测试功能，包括：
测试结果模块，具有由至少一个存储器模块中的至少一个存储器区段所定义的预定尺寸；以及
内建式自我测试模块，用以启动适用于待测电路的所述内建式自我测试，其中多个测试结果存储于所述存储器模块中的所述测试结果模块。
9.如权利要求8所述的内建式自我测试系统，其中所述存储器模块包括易失性存储器。
10.如权利要求8所述的内建式自我测试系统，其中所述测试结果包括测试样本编号、通过测试向量编号或是错误向量编号以及输入/输出位错误数量至少其中之一。
11.如权利要求8所述的内建式自我测试系统，其中所述待测电路包括至少一个逻辑电路块。
12.如权利要求11所述的内建式自我测试系统，其中所述待测电路的测试结果包括多个错误位、位极性以及错误向量至少其中之一。
13.如权利要求8所述的内建式自我测试系统，其中所述存储器模块包括非易失性存储器。
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