KR100749187B1 - 보편적으로 액세스 가능하고 완전히 프로그램 가능한메모리 내장 자체 테스트 시스템 및 방법 - Google Patents

보편적으로 액세스 가능하고 완전히 프로그램 가능한메모리 내장 자체 테스트 시스템 및 방법 Download PDF

Info

Publication number
KR100749187B1
KR100749187B1 KR1020057021861A KR20057021861A KR100749187B1 KR 100749187 B1 KR100749187 B1 KR 100749187B1 KR 1020057021861 A KR1020057021861 A KR 1020057021861A KR 20057021861 A KR20057021861 A KR 20057021861A KR 100749187 B1 KR100749187 B1 KR 100749187B1
Authority
KR
South Korea
Prior art keywords
pattern
test
memory
test data
data
Prior art date
Application number
KR1020057021861A
Other languages
English (en)
Other versions
KR20060019543A (ko
Inventor
루이스 안토니오 바스토
Original Assignee
아나로그 디바이시즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아나로그 디바이시즈 인코포레이티드 filed Critical 아나로그 디바이시즈 인코포레이티드
Publication of KR20060019543A publication Critical patent/KR20060019543A/ko
Application granted granted Critical
Publication of KR100749187B1 publication Critical patent/KR100749187B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop

Abstract

보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 시스템은, 테스트 중인 메모리에 대해 어드레스를 생성하도록 구성된 어드레스 생성기, 상기 테스트 중인 메모리의 선택된 어드레스로 테스트 데이터를 전달하도록 구성되고 상기 테스트 데이터를 판독하는 시퀀서 회로, 메모리 고장을 판별하기 위해, 상기 테스트 중인 메모리의 판독된 상기 데이터를 상기 테스트 중인 메모리에 전달된 상기 테스트 데이터와 비교하도록 구성된 비교기 회로를 포함하는 MBIST 제어기; 및 테스트 데이터의 패턴을 상기 테스트 중인 메모리로 제공하기 위한 외부적으로 액세스 가능하고 사용자 프로그램 가능한 패턴 레지스터를 포함한다. 시스템은 테스트 데이터의 패턴을 사용자 프로그램 가능한 데이터 패턴 레지스터로 제공하도록 구성된 외부 패턴 프로그래밍 장치를 포함한다.

Description

보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템 및 방법{UNIVERSALLY ACCESSIBLE FULLY PROGRAMMABLE MEMORY BUILT-IN SELF-TEST(MBIST) SYSTEM AND METHOD}
본 출원은 본 명세서에 참조로 인용되는, 2003년 5월 16일 출원된 미국 가출원 60/471,408을 우선권으로 주장한다.
본 발명은 메모리를 테스팅하는 메모리 내장 자체 테스트에 관한 것이며, 특히 보편적으로 액세스 가능하고 완전히 프로그램 가능한 MBIST를 실행하는 개선된 시스템 및 방법에 관한 것이다.
ASIC 칩 등과 같은 복잡한 시스템-온-칩(SoC) 설계는 통상적으로 많은 수의 내장 메모리를 포함한다. 내장 메모리는 SRAM, DRAM, 캐쉬, 레지스터 파일, 및 심지어 FLASH 메모리일 수도 있다. SoC 칩의 내장된 메모리들은 내부에 위치해 있으며, 그로 인해 테스트를 위해 외부에서 용이하게 액세스될 수 없다. 그 결과, SoC상에 위치된 MBIST 시스템은 SoC상에 내장된 메모리 어레이를 테스트하기 위한 통상의 방법이다.
일반적으로 통상의 MBIST 설계는 어드레스 생성기, 데이터 생성기, 어드레스를 시퀀스하고 테스팅될 메모리에 테스트 메모리 어레이를 기록 및 판독하는 로직, 및 기록 및 판독된 테스트 메모리 어레이를 비교하여 그 결과를 보고하는 비교기를 포함한다. 통상적으로, 종래의 MBIST 설계는 MBIST 테스트를 초기화하는 소정의 외부 테스트 시퀀스 또는 명령을 필요로 하며, 이는 어드레스 생성기 및 시퀀서가 테스팅될 메모리의 모든 위치로 기록 및 판독되는 소정의 테스트 데이터 패턴의 어드레스를 생성 및 시퀀스하게 한다. 기록 및 판독된 데이터(예정 데이터)는 비교되고, 그 결과는 간단히 통과/고장으로 보고되거나, 더욱 복잡한 설계에서는, 더욱 정교한 로직이 진단, 디버깅 등을 위해 구현된다.
(백그라운드 패턴으로도 알려진) 테스트 데이터 패턴을 생성하기 위한 통상의 MBIST 시스템 및 방법은 로직을 사용하여 실제 데이터 패턴(들)을 고정배선하는 것과, ROM에 테스트 데이터 패턴을 저장하는 것과, 테스트 데이터 패턴의 알고리즘 생성을 포함한다.
테스트 데이터 패턴을 생성하는 가장 간단하고 용이한 방법은 예를 들어, 1 및 0, 또는 유사한 데이터 패턴(들)의 백그라운드 패턴인 소정의 테스트 패턴을 생성하기 위해 MBIST 제어기 엔진으로 로직을 고정배선하는 것이다. 로직은 통상적으로 고정 배선된 로직에 의해 생성된 테스트 데이터 패턴의 메모리 어드레스를 테스트 중인 메모리에 기록하는데 사용된다. 고정 배선 설계는 MBIST 제어기 엔진으로 고정 배선될 각각의 소정의 메모리 테스트 데이터 패턴에 대한 게이트 로직을 필요로 하며, 그로 인해, 고정 배선된 MBIST 설계는 SoC가 제조된 후, 상이한 테스트 데이터 패턴에 대해 재프로그램되거나 변경될 수 없다.
많은 수의 메모리 테스트 데이터 패턴이 요구될 경우, 테스트 패턴은 ROM으 로 엔코딩될 수 있으며, 이는 MBIST 제어기의 일부이거나 그렇지 않을 수도 있다. MBIST 로드의 시퀀서 로직은 모든 ROM 기억 자리가 고갈될 때까지 테스트 데이터 시퀀서 로직을 ROM으로부터 테스팅될 메모리로 로딩한다. 비록 이러한 설계가 메모리 테스트 패턴의 수를 증가시켜도, ROM 설계는 사전 프로그램될 소정의 테스트 데이터 패턴을 필요로 하며, 유사하게 테스트 데이터 패턴을 변경시키기 위해 재프로그램될 수 없다.
통상의 MBIST 알고리즘 생성 설계는 MBIST가 활성화될 경우, 소정의 테스트 데이터 또는 백그라운드 패턴을 생성하기 위해 로직 게이트들을 사용함으로써 테스트 데이터 패턴을 생성한다. 테스트 데이터 패턴의 특정 조합은 MBIST 활성화 시 선택될 수 있다. MBIST가 실행되는 경우, 소정의 백그라운드 패턴은 테스트 중인 메모리로 테스트 데이터 패턴의 기록을 생성하도록 동적으로 생성된다. 알고리즘 생성 기술은 소정의 테스트 데이터 패턴이 사전 생성 또는 사전 프로그램되어야 한다는 명백한 결점 때문에 문제가 있다. 설계는 또한 로직 게이트들에 의해 한정된 테스트 데이터 패턴에 한정된다.
더욱 정교한 알고리즘 생성 설계의 일례는 "Programmable Built-in Self-Test(BIST) Data Generation For Semiconductor Memory Devices"라는 명칭의 미국특허출원 No.6,452,848에 개시되며, 이는 본 명세서에서 참조된다. '848 특허는 테스팅될 메모리의 행 및 열에 기초하여 데이터 백그라운드 패턴을 생성하도록 추가의 로직을 사용한다. 비록 '848 특허가 프로그램 가능한 메모리 테스트 패턴 생성기를 개시하고 있는 것 같지만, 설계는 확장 고정 배선 XOR 로직 게이트들에 의 해 생성될 수 있는 테스트 데이터 패턴에 한정된다. 설계는 또한 테스트 데이터 패턴을 생성하기 위해 (예를 들어, MBIST 제어기 외부의) 외부 프로그래밍을 수신할 수 있다. 더욱이, 확장 고정 배선 로직 게이트, 어드레스 스크램블 레지스터들, 및 데이터 워드 레지스터들은 증가 및/또는 감소되어야 한다. 따라서 '848 특허의 MBIST 설계는, 적어도 하나의 클록 사이클을 필요로 하는, 확장 로직 게이트들에 의해 생성된 지연, 및 어드레스 및 데이터 워드 레지스터들의 증가 또는 감소와 관련한 지연으로 인해, 테스트 중인 메모리와 동일한 속도로 동작할 수 없다.
본 발명의 목적은 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 시스템 및 방법을 제공하는 것이다.
본 발명의 다른 목적은 사용자 한정 테스트 데이터 패턴의 소정의 수를 생성할 수 있는 시스템 및 방법을 제공하는 것이다.
본 발명의 또다른 목적은 MBIST 제어기 엔진을 고정 배선할 필요성 없이 사용자 한정 테스트 데이터 패턴의 소정의 수를 생성할 수 있는 시스템 및 방법을 제공하는 것이다.
본 발명의 또다른 목적은 ROM을 필요로 하지 않고 프로그램 가능한 테스트 데이터 패턴의 소정의 수를 생성할 수 있는 시스템 및 방법을 제공하는 것이다.
본 발명의 또다른 목적은 알고리즘 생성의 사용 없이 프로그램 가능한 데이터 패턴의 소정의 수를 생성할 수 있는 시스템 및 방법을 제공하는 것이다.
본 발명의 또다른 목적은 테스트 데이터의 사용자 한정 패턴을 외부적으로 프로그램할 수 있는 시스템 및 방법을 제공하는 것이다.
본 발명의 또다른 목적은 테스팅될 메모리의 속도로 동작할 수 있는 시스템 및 방법을 제공하는 것이다.
본 발명은, 테스트 데이터 패턴을 고정 배선하고, 테스트 데이터 패턴을 ROM에 저장하거나, MBIST 제어기에서 내부적으로 사전 프로그램되거나 사전 생성되는 테스트 데이터 또는 백그라운드 패턴을 필요로 하는 테스트 데이터 패턴을 생성하기 위해 알고리즘 생성 기술을 사용할 필요를 제거한, 명백히 진보적이고 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 기술이, 테스트 중인 메모리에 대한 어드레스를 생성하고; 테스트 데이터를 테스트 중인 메모리의 선택된 어드레스로 전달하고; 테스트 중인 메모리의 선택된 어드레스로부터 테스트 데이터를 판독하고; 메모리 고장을 판별하기 위해 테스트 중인 메모리로부터 판독된 테스트 데이터를 테스트 중인 데이터로 전달된 테스트 데이터와 비교하며; 테스트 데이터의 패턴을 테스트 중인 메모리로 제공하기 위해 사용자 프로그램 가능한 데이터 패턴 레지스터를 프로그램하며; 및 사용자 프로그램 가능한 데이터 패턴 레지스터를 위해 외부 패턴 프로그래밍 소자를 사용하여 테스트 데이터의 패턴을 생성하는 것을 이해하는 것으로부터 달성된다.
본 발명은, 테스트 중인 메모리에 대한 어드레스를 생성하도록 구성된 어드레스 생성기를 갖는 MBIST 제어기, 테스트 데이터를 테스트 중인 메모리의 선택된 어드레스로 전달하도록 구성되고 상기 데이터를 판독하는 시퀀서, 메모리 고장을 판별하기 위해 테스트 중인 메모리로부터 판독된 테스트 데이터를 테스트 중인 메모리로 전달된 테스트 데이터와 비교하도록 구성된 비교기 회로, 테스트 중인 메모리로 테스트 데이터의 패턴을 제공하기 위한 외부적으로 액세스 가능한 사용자 프로그램 가능한 패턴 레지스터를 구비한 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 시스템; 및 테스트 데이터의 패턴을 사용자 프로그램 가능한 데이터 패턴 레지스터로 제공하도록 구성된 외부 패턴 프로그래밍 장치를 특징으로 한다.
일 실시예에서, 외부 프로그래밍 장치는 테스트 데이터의 사용자 한정 패턴을 생성하도록 구성된 컴퓨터를 포함할 수도 있다. 외부 프로그래밍 장치는 테스트 데이터의 사용자 한정 패턴을 생성하도록 구성된 프로그램 가능한 하드웨어를 포함할 수도 있다. 사용자 프로그램 가능한 패턴 레지스터는 FLASH 메모리를 포함할 수도 있다. 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 시스템은 데이터의 사용자 한정 패턴을 생성하기 위해 컴퓨터 또는 프로그램 가능한 하드웨어를 선택하도록 구성된 스위칭 장치를 포함할 수도 있다. 사용자 프로그램 가능한 패턴 레지스터는 외부 패턴 프로그래밍 장치로부터 테스트 데이터를 직렬로 수신할 수도 있다. 사용자 프로그램 가능한 패턴 레지스터는 병렬 구성으로 외부 패턴 프로그래밍 장치로부터 테스트 데이터를 수신할 수도 있다. 사용자 프로그램 가능한 패턴 레지스터는 1부터 N 비트까지를 포함할 수도 있다. 사용자 프로그램 가능한 패턴 레지스터는 MBIST 제어기 내에 위치될 수도 있다. 사용자 프로그램 가능한 패턴 레지스터는 MBIST 제어기 외부에 위치될 수도 있다. 테스트 데이터의 패턴은 체커판 패턴, 대각선 패턴, 전체 제로 패턴(all zeros pattern), 전체 1 패턴(all ones pattern), 워킹 1 패턴(walking one pattern), 또는 워킹 제로 패턴(walking zeros pattern)으로 구성된 그룹으로부터 선택될 수도 있다. 테스트 데이터의 패턴은 사용자 프로그램 가능한 데이터 레지스터의 크기에 의해서만 제한되는 소정의 사용자 한정 이진 데이터 패턴일 수도 있다. 테스트 데이터의 패턴은 1 또는 제로의 소정의 사용자 한정 패턴일 수도 있다. 시스템은 테스트 모드 신호가 어드레스 생성기로부터 생성된 어드레스 또는 테스트 모드 신호의 미리 결정된 상태에 기초하여 시스템 어드레스를 선택하는 멀티플렉서를 포함할 수도 있다. 시스템은 테스트 모드 신호가 테스트 데이터의 패턴 또는 테스트 모드 신호의 미리 결정된 상태에 기초한 시스템 데이터를 선택하는 멀티플렉서를 포함할 수도 있다.
본 발명은, 테스트 중인 메모리에 대한 어드레스를 생성하도록 구성된 어드레스 생성기, 테스트 데이터를 테스트 중인 메모리의 선택된 어드레스로 전달하도록 구성되고 상기 데이터를 판독하는 시퀀서, 메모리 고장을 판별하기 위해 테스트 중인 메모리로부터 판독된 테스트 데이터를 테스트 중인 메모리로 전달된 테스트 데이터와 비교하도록 구성된 비교기 회로를 갖는 MBIST 제어기, 테스트 중인 메모리로 테스트 데이터의 패턴을 제공하기 위해 MBIST 제어기로부터 원격인, 외부적으로 액세스 가능한 사용자 프로그램 가능한 패턴 레지스터, 및 테스트 데이터의 패턴을 사용자 프로그램 가능한 데이터 패턴 레지스터로 제공하도록 구성된 외부 패턴 프로그래밍 장치를 포함하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 시스템을 또한 특징으로 한다.
본 발명은 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 방법을 특징으로 하며, 상기 방법은, 테스트 중인 메모리에 대해 어드레스를 생성하고, 외부 패턴 프로그래밍 장치를 사용하여 외부적으로 액세스 가능한 사용자 프로그램 가능한 패턴 레지스터에 대해 테스트 데이터의 패턴을 생성하고, 사용자 프로그램 가능한 패턴 레지스터를 테스트 중인 메모리에 대한 테스트 데이터의 패턴으로 프로그래밍하고, 테스트 중인 메모리의 선택된 어드레스로부터 테스트 데이터를 판독하고, 메모리 고장을 판별하기 위해 테스트 중인 메모리로부터 판독된 테스트 데이터를 테스트 중인 메모리로 전달된 테스트 데이터와 비교하는 단계를 포함한다.
본 발명의 또다른 목적 및 특징은 첨부된 도면과 실시예를 기초로 명확하게 이해될 것이다.
도1a-1c는 통상의 종래 기술의 MBIST 설계의 개략적인 블록도이다.
도2는 다른 종래 기술의 알고리즘 생성 MBIST의 개략적인 블록도이다.
도3은 본 발명에 따른 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템의 개략적인 블록도이다.
도4a-4d는 본 발명에 따라 생성될 수도 있는 다양한 테스트 데이터의 예를 나타낸 테이블이다.
도5는 본 발명의 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트의 기본적인 단계를 나타낸 블록도이다.
바람직한 실시예 또는 이하에 설명된 실시예 외에, 본 발명은 다른 실시예가 가능하고 다양한 방식으로 실시될 수 있다. 따라서 본 발명은 이하의 설명과 도면에 도시된 구성 요소의 배치와 구성에 한정되지 않는다.
비록 본원 발명의 특징이 몇몇 도면에만 도시되었지만, 본 발명에 따라 각각의 특징이 다른 특징들과 결합될 수 있기 때문에 단지 편의를 위한 것이다. "함유한", "포함한", "구비한" 및 "갖는"과 같은 단어는 광의로 포괄적으로 해석되며 소정의 물리적 연결관계로 한정되지 않는다. 더욱이, 본 명세서에 개시된 소정의 실시예는 가능한 유일한 실시예로 간주되지 않는다.
전술한 배경 기술에서 설명된 바와 같이, 통상의 MBIST 시스템 및 방법은 MBIST 제어기 상에 원하는 테스트 데이터 패턴(들)으로 로직을 고정 배선하거나, ROM에 테스트 데이터 패턴을 저장하거나, 원하는 테스트 데이터 패턴을 생성하기 위해 알고리즘 생성 기술을 사용함으로써 메모리를 테스팅하기 위한 테스트 데이터 패턴을 생성한다.
예를 들어, 종래의 MBIST 시스템(10)인 도1은 테스트 중인 메모리에 라인(13)을 통해 어드레스를 생성하도록 구성된 어드레스 생성기(12), 및 고정 배선된 로직(18)에 의해 생성된 테스트 데이터 패턴을 라인(15)을 통해 테스트 중인 메모리(14)에 전달하도록 구성된 시퀀서(16)를 포함한다. 시퀀서(16)는 라인(15)을 통해 테스트 중인 메모리(14)에 기록된 데이터 패턴을 판독하며, 비교기(20)는 메모리 고장을 판별 및 기록하기 위해, 테스트 중인(14) 메모리에 기록되고 판독된 테스트 데이터 패턴을 비교한다. 이러한 설계의 명백한 결점은 원하는 테스트 데이터 패턴(들)이, 새롭거나 상이한 테스트 데이터 패턴에 대해 시스템(10)의 재프로그래밍을 방지하는 고정 배선된 패턴(18)으로 내장되어야 한다는 것이다. 더욱이, 각각의 고정 배선된 데이터 패턴(들)은 유용한 칩의 실제 면적을 차지하여, 사용될 수 있는 테스트 데이터 패턴의 수를 한정한다.
동일한 구성은 동일한 번호를 사용하는 통상의 MBIST 시스템(30)인 도1b는 고정 배선된 로직(18)이 ROM(32)로 대체된 것을 제외하면 유사한 기술을 사용한다. ROM(32)은 라인(15)을 통해 시퀀서(16)에 의해 테스트 중인 메모리(14)로 판독되어 지거나, 또는 그로부터 판독된 원하는 테스트 패턴으로 엔코딩되고, 고장을 판별하기 위해 비교기(20)에 의해 유사하게 비교될 수도 있다. 종래 기술의 MBIST 시스템(30)이 테스트 중인 메모리(14)에 대한 테스트 패턴의 수를 증가시킬 수 있으나, 일단 MBIST 시스템(30)이 제조되면, 설계는 ROM이 원하는 테스트 패턴을 변경시키도록 재프로그램될 수 없다는 명백한 결점을 갖는다.
동일한 구성은 동일한 번호를 사용하는 종래의 MBIST 시스템(40)인 도 1c는 테스트 중인 메모리(14)에 대한 원하는 테스트 데이터 패턴을 생성하기 위해 알고리즘 생성기(42)를 사용하고, MBIST 시스템(40)이 활성화된 경우 원하는 테스트 데이터 패턴을 생성하기 위해 로직 게이트들(미도시)을 사용한다. 테스트 데이터 패턴의 특정 조합은 다양한 테스트 데이터 패턴에 대한 고정 배선된 로직의 다양한 조합을 선택함으로써 MBIST 활성화 시 생성될 수 있다. 이러한 설계가 활성화 시 테스트 패턴의 다양한 조합을 용이하게 할 수 있지만, 설계는 재프로그램되어야 하는 로직 게이트로 고정 배선된 테스트 데이터 패턴의 미리 예정된 갯수로 유사하게 한정도며, 그 결과 MBIST 시스템(40)이 제조된 후 재프로그램될 수 없다.
전술한 U.S. 특허 번호 6,452,848에 개시된 바와 같이, 종래 기술의 MBIST 시스템(50)인 도2는 종래 기술의 알고리즘 생성 설계의 더욱 정교한 예를 도시한다. 설계는 테스팅 메모리(60)에 테스트 데이터 패턴을 제공하기 위해, XOR 어레이(52 및 54)와 같은 확장 고정 배선 로직, 어드레스 스크램블 레지스터(56) 및 데이터 워드 레지스터(58)를 사용한다. 종래의 MBIST 시스템(50)의 설계가 프로그램 가능한 메모리 테스트 패턴을 개시하는 것으로 나타나 있으나, 설계는 확장 고정 배선 XOR 로직 어레이(52 및 54)에 의해 생성될 수 있는 데이터 패턴으로 제한된다. 설계는 또한 테스트 데이터 패턴의 외부 프로그래밍을 수용하지 않는다. 더욱이, 어드레스 스크램블 레지스터(56), 데이터 워드 레지스터(58), 및 확장 XOR 어레이(52 및 54)의 통합은 메모리(60)가 테스팅됨에 따라 동일한 속도로 동작하도록 MBIST 시스템(50)의 성능을 한정한다.
대조적으로, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 시스템(60)인 본 발명의 도3은 라인(103)을 통해 테스트 중인 메모리(66)에 대한 어드레스를 생성하도록 구성된 어드레스 생성기(64)를 구비한 MBIST 제어기(62)를 포함한다. MBIST 제어기(62)는 또한 테스트 데이터, 예를 들어 라인(67)을 통해 사용자 프로그램 가능한 패턴 레지스터(70)에 의해 제공된 테스트 데이터의 패턴을 라인(71)을 통해 테스트 중인 메모리(66)의 선택된 어드레스로 전달하도록 구성된 시퀀서 회로(68)를 포함한다. 제어기(62)는 또한 라인(77)을 통해 메모리 고장을 판별 및 보고하기 위해, 라인(96)을 통해 테스트 중인 메모리(66)로부터 판독된 테스트 데이터를 라인(81)을 통한 테스트 데이터의 패턴과 비교하도록 구성된 비교기 회로(72)를 포함한다.
사용자 프로그램 가능한 패턴 레지스터(70)는 외부 프로그래밍 장치(75)(이하에서 상세히 설명됨)에 의해 수신된 사용자 한정 테스트 데이터 패턴을 테스트 중인 메모리(66)로 제공한다. 일 실시예에서, 사용자 프로그램 가능한 패턴 레지스터(70)는 블록(83)으로 도시된 바와 같이, 16비트를 포함한다. 다른 설계에서, 사용자 프로그램 가능한 패턴 레지스터(70)는 1 내지 N 비트를 포함할 수도 있으며, 여기서 "87"로 나타난 N은 32비트, 64비트, 128비트, 256비트, 또는 기술 분야의 당업자에게 알려진 소정의 원하는 갯수의 비트일 수도 있다. 도3에 도시된 바와 같이, 사용자 프로그램 가능한 패턴 레지스터(70)는 MBIST 제어기(62) 내부에 위치되나, 사용자 프로그램 가능한 레지스터(70)가 쇄선(80)으로 도시된 바와 같이 MBIST 제어기(62) 외부에 배치될 수도 있기 때문에, 이는 본 발명의 필수적인 한정 사항은 아니다. 사용자 프로그램 가능한 데이터 패턴 레지스터(70)는 라인(89)을 통해 외부 프로그래밍 장치(75)로부터 테스트 데이터의 패턴을 직렬로 수신하거나, 다른 설계에서 라인(89)을 통해 병렬 구조로 외부 프로그래밍 장치(75)로부터 테스트 데이터의 패턴을 수신할 수 있다.
MBIST 시스템(60)은 또한 사용자 프로그램 가능한 패턴 레지스터(70)로 테스트 데이터의 패턴을 제공하도록 구성된 컴퓨터(76) 또는 프로그램 가능한 하드웨어(78)와 같은 외부 프로그래밍 장치(75)를 포함한다. 컴퓨터(76)는 통상적으로 사용자 프로그램 가능한 패턴 레지스터(70)에 대해 테스트 데이터의 소정의 사용자 한정 패턴을 생성하도록 구성된다(예를 들어 프로그램된다). 프로그램 가능한 하드웨어(78)는 또한 테스트 데이터의 소정의 사용자 한정 패턴을 생성하도록 외부적으로 프로그램될 수도 있다. 일 설계에서, 프로그램 가능한 하드웨어(78)는 데이터의 사용자 한정 패턴을 입력하도록 구성될 수도 있는 자동 테스트 설비(미도시)를 포함할 수도 있다. 다른 설계에서, 사용자 프로그램 가능한 패턴 레지스터(70)는 테스트 데이터의 사용자 한정 패턴을 저장하기 위한 FLASH 메모리를 포함할 수도 있다. FLASH 메모리는 추후에 테스트 데이터의 소정의 다른 설계된 패턴으로 재프로그램될 수 있다. 도3에 도시된 바와 같이, 외부 프로그래밍 장치(75)는 컴퓨터 또는 프로그램 가능한 하드웨어이나, 외부 프로그래밍 장치(75)는 테스트 데이터의 사용자 한정 패턴을 사용자 프로그램 가능한 패턴 레지스터(70)로 제공하도록 기술 분야의 당업자에게 알려진 소정의 장치일 수도 있기 때문에, 이는 본원 발명의 한정 사항은 아니다.
MBIST 시스템(60)은 예를 들어, 컴퓨터(76) 및/또는 프로그램 가능한 하드웨어(78)와 같은 다양한 외부 프로그래밍 장치를 선택하도록 구성된 스위치(88)를 전형적으로 포함한다.
MBIST 시스템(60)은 또한 멀티플렉서(90)를 포함하며, 여기서 라인(92)을 통한 테스트 모드 신호는 라인(94)을 통한 시스템 데이터 또는 라인(71)을 통한 테스트 데이터의 패턴을 선택한다. 라인(92)을 통한 테스트 모드 신호는 MBIST 제어기(62)가 테스트 모드(통상적으로 라인(101)을 통한 BIST 시작(79)으로 제공됨)에 있는 지를 나타내고, 만일 그렇다면, 멀티플렉서(90)는 라인(97)을 통해 테스트 중인 메모리(66)에 기록된, 라인(71)을 통해 테스트 데이터(예를 들어, 테스트 데이터의 패턴)를 선택한다. 라인(92)을 통한 테스트 모드 신호는 MBIST 시스템(60)이 활성화되지 않았음을 나타내며, 라인(94)을 통한 시스템 데이터는 멀티플렉서(90)에 의해 선택된다.
MBIST 시스템(60)은 또한 멀티플렉서(100)를 포함하는데, 여기서 라인(92)을 통해 표시된 테스트 모드 신호는 라인(103)을 통해 어드레서 생성기(64)로부터 생성된 어드레스, 또는 라인(106)을 통한 시스템 어드레스를 선택한다. 유사하게, 라인(92)을 통한 테스트 모드 신호는 MBIST 시스템(60)이 테스트 모드 또는 표준 시스템 모드에 있는지의 여부를 결정한다. 라인(92)을 통한 테스트 모드 신호가 MBIST 시스템(60)이 테스트 모드에 있음을 나타내는 경우, 멀티플렉서(100)는 라인(103)을 통해 어드레스 생성기(64)로부터 BIST 어드레스를 선택하며, 이는 그 후 라인(104)을 통해 테스트 중인 메모리(66)를 어드레싱하는데 사용되며, 그렇지 않으면 멀티플렉서는 라인(106)을 통해 시스템 어드레스를 선택한다.
MBIST 시스템(60)은 외부 프로그래밍 장치(75)를 이용하여 테스트 데이터의 소정의 사용자 한정 패턴을 외부(예를 들어, MBIST 제어기(62)의 외부)적으로 프로그래밍하는 성능을 제공한다. 테스트 데이터의 사용자 한정 패턴은 테스트 중인 메모리(66)로 기록 및 그로부터 판독되며, 비교기(72)는 고장난 메모리 위치를 판별하기 위해, 테스트 데이터의 기록된 패턴과 판독된 패턴을 비교한다. 그 결과 테스트 데이터 패턴을 위한 로직을 고정 배선하거나, 많은 테스트 데이터 패턴을 저장하기 위해 ROM을 사용하거나, 고정된 데이터 패턴을 생성하기 위해 알고리즘 생성 기술을 사용할 필요가 제거된다. MBIST 시스템(60)은 도4a에 도시된 바와 같은 체커판 또는 체커판 상보형 테스트 데이터 패턴(complement test data pattern), 도4b에 도시된 바와 같은 대각선 또는 대각선 상보형 테스트 데이터 패턴, 도4c에 도시된 바와 같은 바이트 또는 워드 폭의 교차 체커판 패턴, 도4d에 도시된 바와 같은 워킹 1의 테스트 패턴, 또는 소정의 다른 필요한 패턴과 같은 테스트 데이터의 소정의 원하는 패턴을 생성하도록 재구성 및 외부적으로 프로그램될 수 있다. 도4a-4d가 본 발명에 따라 외부적으로 프로그램될 수도 있는 테스트 데이터의 몇몇 패턴의 예를 도시하지만, 소정의 사용자 한정 패턴의 데이터가 외부 프로그래밍 장치(75) 또는 프로그램 가능한 하드웨어(78)를 이용하여 프로그래밍될 수 있기 때문에, 이는 본 발명의 필수적인 한정 사항이 아니다. 더욱이, 외부 프로그래밍 장치(75)에 의해 제공된 테스트 데이터의 사용자 한정 패턴은 프로세싱되거나 시퀀서(68)를 통해 테스트 중인 메모리(66)로 전달되는 사용자 프로그램 가능한 패턴 레지스터(70)에 저장되므로, MBIST 시스템(60)은 테스트 중인 메모리(66)와 동일한 속도로 동작할 수 있다.
본 발명의 도5에 도시된, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 내장 자체 테스트 메모리 방법(198)은 테스트 중인 메모리에 대해 어드레스를 생성하는 단계(단계(200)), 외부적으로 액세스 가능한 사용자 프로그램 가능한 패턴 레지스터를 위해 외부 패턴 프로그래밍 장치를 사용하여 테스트 데이터의 패턴을 생성하는 단계(단계(202)), 테스트 데이터의 패턴을 테스트 중인 메모리에 제공하기 위해 외부적으로 액세스 가능한 사용자 프로그램 가능한 데이터 패턴 레지스터를 프로그래밍하는 단계(단계(204))를 포함한다. 이어, 프로그래밍된 테스트 데이터는 테스트 중인 메모리의 어드레스를 선택하기 위해 전달된다(단계(206)). 그 후, 테스트 데이터는 테스트 중인 메모리의 선택된 어드레스로부터 판독되며(단계(208)), 테스트 중인 메모리로부터 판독된 테스트 데이터는 메모리 고장을 식별하기 위해 테스트 중인 메모리로 전달된 테스트 데이터와 비교된다(단계(210)).
기술 분야의 당업자는 첨부된 청구항의 범위 내에서 본 발명을 변경할 수 있다.

Claims (17)

  1. 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 시스템으로서,
    테스트 중인 메모리에 대해 어드레스들을 생성하도록 구성된 어드레스 생성기;
    상기 테스트 중인 메모리의 선택된 어드레스들로 테스트 데이터를 전달하도록 구성되고 상기 테스트 데이터를 판독하는 시퀀서 회로;
    메모리 고장을 판별하기 위해, 상기 테스트 중인 메모리의 판독된 상기 데이터를 상기 테스트 중인 메모리에 전달된 상기 테스트 데이터와 비교하도록 구성된 비교기 회로; 및
    테스트 데이터의 패턴을 상기 테스트 중인 메모리로 제공하기 위한 외부적으로 액세스 가능한 사용자 프로그램 가능한 패턴 레지스터
    를 포함하는 MBIST 제어기; 및
    상기 테스트 데이터의 패턴을 상기 사용자 프로그램 가능한 패턴 레지스터로 제공하도록 구성된 외부 패턴 프로그래밍 장치
    를 포함하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 시스템.
  2. 제 1항에 있어서,
    상기 외부 프로그래밍 장치는 테스트 데이터의 사용자 한정 패턴을 생성하도록 구성된 컴퓨터를 포함하는 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  3. 제 1항에 있어서,
    상기 외부 프로그래밍 장치는 테스트 데이터의 사용자 한정 패턴을 생성하도록 구성된 프로그램 가능한 하드웨어를 포함하는 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  4. 제 1항에 있어서,
    상기 사용자 프로그램 가능한 패턴 레지스터는 FLASH 메모리를 포함하는 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  5. 제 1항에 있어서,
    데이터의 사용자 한정 패턴을 생성하기 위해 컴퓨터 또는 프로그램 가능한 하드웨어를 선택하도록 구성된 스위치를 더 포함하는 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  6. 제 1항에 있어서,
    상기 사용자 프로그램 가능한 패턴 레지스터는 상기 외부 패턴 프로그래밍 장치로부터 상기 테스트 데이터를 직렬로 수신하는 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  7. 제 1항에 있어서,
    상기 사용자 프로그램 가능한 패턴 레지스터는 병렬 구성으로 상기 외부 패턴 프로그래밍 장치로부터 상기 테스트 데이터를 수신하는 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  8. 제 1항에 있어서,
    상기 사용자 프로그램 가능한 패턴 레지스터는 1 내지 N비트를 포함하는 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  9. 제 1항에 있어서,
    상기 사용자 프로그램 가능한 패턴 레지스터는 상기 MBIST 제어기 내에 위치한 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  10. 제 1항에 있어서,
    상기 사용자 프로그램 가능한 패턴 레지스터는 상기 MBIST 제어기 외부에 위치한 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  11. 제 1항에 있어서,
    상기 테스트 데이터의 패턴은 체커판 패턴, 대각선 패턴, 전체 0 패턴, 전체 1 패턴, 워킹 1 패턴, 및 워킹 0 패턴, 및/또는 이들의 조합으로 구성된 그룹으로부터 선택된 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  12. 제 1항에 있어서,
    상기 테스트 데이터의 패턴은 상기 사용자 프로그램 가능한 패턴 레지스터의 크기에 의해서만 제한된, 소정의 한정된 이진 데이터 패턴인 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  13. 제 1항에 있어서,
    상기 테스트 데이터의 패턴은 1 및 0의 소정의 사용자 한정 패턴을 포함하는 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  14. 제 1항에 있어서,
    멀티플렉서를 더 포함하며, 테스트 모드 신호가 상기 어드레스 생성기로부터 생성된 상기 어드레스들 또는 상기 테스트 모드 신호의 미리 결정된 상태에 기초한 시스템 어드레스들을 선택하는 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  15. 제 1항에 있어서,
    멀티플렉서를 더 포함하며, 테스트 모드 신호가 테스트 데이터의 패턴 또는 상기 테스트 모드 신호의 미리 결정된 상태에 기초한 시스템 데이터를 선택하는 것을 특징으로 하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  16. 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 시스템으로서,
    테스트 중인 메모리에 대해 어드레스들을 생성하도록 구성된 어드레스 생성기,
    상기 테스트 중인 메모리의 선택된 어드레스들로 테스트 데이터를 전달하도록 구성되고 상기 테스트 데이터를 판독하는 시퀀서 회로, 및
    메모리 고장을 판별하기 위해, 상기 테스트 중인 메모리의 판독된 상기 데이터를 상기 테스트 중인 메모리에 전달된 상기 테스트 데이터와 비교하도록 구성된 비교기 회로
    를 포함하는 MBIST 제어기;
    테스트 데이터의 패턴을 상기 테스트 중인 메모리로 제공하기 위한, 상기 MBIST 제어기로부터 원격인, 외부적으로 액세스 가능하고 사용자 프로그램 가능한 패턴 레지스터; 및
    상기 사용자 프로그램 가능한 데이터 패턴 레지스터를 위해 상기 테스트 데이터의 패턴을 제공하도록 구성된 외부 패턴 프로그래밍 장치
    를 포함하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 시스템.
  17. 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트(MBIST) 방법으로서,
    테스트 중인 메모리를 위해 어드레스들을 생성하는 단계;
    외부적으로 액세스 가능한 사용자 프로그램 가능한 패턴 레지스터를 위해, 외부 패턴 프로그래밍 장치로 테스트 데이터의 패턴을 생성하는 단계;
    상기 테스트 중인 메모리로 상기 테스트 데이터의 패턴을 제공하도록 상기 사용자 프로그램 가능한 패턴 레지스터를 프로그래밍하는 단계;
    테스트 데이터를 상기 테스트 중인 메모리의 선택된 어드레스들로 전달하는 단계;
    상기 테스트 중인 메모리의 상기 선택된 어드레스들로부터 상기 테스트 데이터를 판독하는 단계; 및
    메모리 고장을 판별하기 위해, 상기 테스트 중인 메모리의 판독된 상기 테스트 데이터를 상기 테스트 중인 메모리로 전달된 상기 테스트 데이터와 비교하는 단계
    를 포함하는, 보편적으로 액세스 가능하고 완전히 프로그램 가능한 메모리 내장 자체 테스트 방법.
KR1020057021861A 2003-05-16 2004-03-25 보편적으로 액세스 가능하고 완전히 프로그램 가능한메모리 내장 자체 테스트 시스템 및 방법 KR100749187B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US47140803P 2003-05-16 2003-05-16
US60/471,408 2003-05-16
US10/776,762 US6959256B2 (en) 2003-05-16 2004-02-11 Universally accessible fully programmable memory built-in self-test (MBIST) system and method
US10/776,762 2004-02-11
PCT/US2004/009066 WO2004105040A2 (en) 2003-05-16 2004-03-25 Universally accessible fully programmable memory built-in self-test (mbist) system and method

Publications (2)

Publication Number Publication Date
KR20060019543A KR20060019543A (ko) 2006-03-03
KR100749187B1 true KR100749187B1 (ko) 2007-08-13

Family

ID=33424106

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057021861A KR100749187B1 (ko) 2003-05-16 2004-03-25 보편적으로 액세스 가능하고 완전히 프로그램 가능한메모리 내장 자체 테스트 시스템 및 방법

Country Status (5)

Country Link
US (1) US6959256B2 (ko)
JP (1) JP2007504599A (ko)
KR (1) KR100749187B1 (ko)
CN (1) CN100550191C (ko)
WO (1) WO2004105040A2 (ko)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7533309B2 (en) 2004-02-26 2009-05-12 Nilanjan Mukherjee Testing memories using algorithm selection
US7269805B1 (en) * 2004-04-30 2007-09-11 Xilinx, Inc. Testing of an integrated circuit having an embedded processor
JP4514028B2 (ja) * 2004-05-20 2010-07-28 ルネサスエレクトロニクス株式会社 故障診断回路及び故障診断方法
US7178076B1 (en) * 2004-06-16 2007-02-13 Sun Microsystems, Inc. Architecture of an efficient at-speed programmable memory built-in self test
US7412342B2 (en) * 2004-10-28 2008-08-12 Intel Corporation Low cost test for IC's or electrical modules using standard reconfigurable logic devices
US7240267B2 (en) * 2004-11-08 2007-07-03 Marvell International Ltd. System and method for conducting BIST operations
JP4494474B2 (ja) * 2004-11-18 2010-06-30 メンター・グラフィクス・コーポレーション プログラマブル・メモリ・ビルト・イン・セルフ・テスト（ｍｂｉｓｔ）の方法及び装置
US20070033471A1 (en) * 2005-06-09 2007-02-08 Raguram Damodaran Hardware Configuration of pBIST
US7360137B2 (en) * 2006-05-04 2008-04-15 Westell Technologies, Inc. Flash programmer for programming NAND flash and NOR/NAND combined flash
US20070260812A1 (en) * 2006-05-04 2007-11-08 Westell Technologies, Inc. Programming method for write buffer and double word flash programming
US20070258298A1 (en) * 2006-05-04 2007-11-08 Westell Technologies, Inc. Parallel programming of flash memory during in-circuit test
US7430487B2 (en) * 2006-09-06 2008-09-30 International Business Machines Corporation System and method for implementing a programmable DMA master with data checking utilizing a drone system controller
KR100825779B1 (ko) 2006-09-28 2008-04-29 삼성전자주식회사 반도체 메모리장치 및 이에 대한 웨이퍼 레벨 테스트 방법
US8307426B2 (en) * 2007-01-26 2012-11-06 Mips Technologies, Inc. Systems and methods for controlling the use of processing algorithms, and applications thereof
US7661044B2 (en) * 2007-02-12 2010-02-09 International Business Machines Corporation Method, apparatus and program product to concurrently detect, repair, verify and isolate memory failures
US20080195901A1 (en) * 2007-02-12 2008-08-14 Marvell Semiconductor Israel Ltd. Op-code based built-in-self-test
KR20080089015A (ko) * 2007-03-30 2008-10-06 주식회사 하이닉스반도체 테스트 코드롬을 구비한 반도체 메모리 장치
US20080298801A1 (en) * 2007-05-31 2008-12-04 Finisar Corporation Electronic dispersion compensation systems and methods
US7818135B2 (en) * 2008-05-30 2010-10-19 Agere Systems Inc. Optimum timing of write and read clock paths
US7941713B2 (en) * 2008-08-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Programmable self-test for random access memories
US7925949B2 (en) * 2008-10-15 2011-04-12 Micron Technology, Inc. Embedded processor
JP2010152939A (ja) * 2008-12-23 2010-07-08 Renesas Electronics Corp 半導体装置とテスト方法
CN101706711B (zh) * 2009-11-26 2011-11-02 盛科网络（苏州）有限公司 一种fifo存储器控制电路的控制方法
US8423846B2 (en) * 2010-09-16 2013-04-16 Advanced Micro Devices, Inc. Integrated circuit with memory built-in self test (MBIST) circuitry having enhanced features and methods
US8468408B2 (en) 2010-09-16 2013-06-18 Advanced Micro Devices, Inc. Memory built-in self test (MBIST) circuitry configured to facilitate production of pre-stressed integrated circuits and methods
KR101806807B1 (ko) 2010-11-08 2017-12-11 삼성전자주식회사 메모리 카드
CN106229010B (zh) * 2011-09-27 2019-07-19 意法半导体研发(深圳)有限公司 故障诊断电路
CN102495361A (zh) * 2011-12-26 2012-06-13 中国科学院微电子研究所 一种内建自测试装置
KR101512950B1 (ko) * 2012-06-26 2015-04-16 도시바 미쓰비시덴키 산교시스템 가부시키가이샤 데이터 관리 장치, 데이터 관리 방법 및 데이터 관리 프로그램이 기록된 기록매체
US9436567B2 (en) * 2012-12-18 2016-09-06 Advanced Micro Devices, Inc. Memory bit MBIST architecture for parallel master and slave execution
US9116876B2 (en) * 2012-12-18 2015-08-25 Qualcomm Incorporated Programmable built-in-self tester (BIST) in memory controller
CN103412804A (zh) * 2013-07-30 2013-11-27 华为技术有限公司 一种存储器坏点定位方法及装置
US9122570B2 (en) * 2013-09-03 2015-09-01 Nanya Technology Corp. Data pattern generation for I/O training and characterization
KR20150064452A (ko) * 2013-12-03 2015-06-11 에스케이하이닉스 주식회사 내장형 셀프 테스트 회로 및 이를 포함한 반도체 장치
US9548137B2 (en) * 2013-12-26 2017-01-17 Intel Corporation Integrated circuit defect detection and repair
CN105550079A (zh) * 2016-01-27 2016-05-04 中国电子科技集团公司第五十八研究所 一种嵌入式存储器的多级冗余结构
CN105740105B (zh) * 2016-01-27 2018-10-19 中国电子科技集团公司第五十八研究所 一种嵌入式存储器的冗余结构
CN105847077B (zh) * 2016-03-17 2019-03-08 华为技术有限公司 一种检测多路串行数据冲突的方法及装置、设备
CN107978337B (zh) * 2017-12-21 2020-12-04 上海华力微电子有限公司 适用于随机存储器自动测试的高速电路结构及其测试方法
JP7385651B2 (ja) * 2018-08-31 2023-11-22 エヌビディア コーポレーション 自動車用途のための配置中にビルトイン・セルフテストを実行するためのテスト・システム
TWI762332B (zh) * 2021-05-27 2022-04-21 大陸商北京集創北方科技股份有限公司 快閃記憶體的測試方法及裝置
CN116312720B (zh) * 2023-04-11 2024-04-19 西安航空学院 一种嵌入式eeprom的可测性设计方法、系统及终端

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452848B1 (en) 2001-09-12 2002-09-17 International Business Machines Corporation Programmable built-in self test (BIST) data generator for semiconductor memory devices
US20040190331A1 (en) 2003-02-13 2004-09-30 Ross Don E. Testing embedded memories in an integrated circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173906A (en) * 1990-08-31 1992-12-22 Dreibelbis Jeffrey H Built-in self test for integrated circuits
US5301156A (en) * 1991-07-18 1994-04-05 Hewlett-Packard Company Configurable self-test for embedded RAMs
JP3274332B2 (ja) * 1995-11-29 2002-04-15 株式会社東芝 コントローラ・大容量メモリ混載型半導体集積回路装置およびそのテスト方法およびその使用方法、並びに半導体集積回路装置およびそのテスト方法
US5844914A (en) * 1996-05-15 1998-12-01 Samsung Electronics, Co. Ltd. Test circuit and method for refresh and descrambling in an integrated memory circuit
KR100222046B1 (ko) * 1996-12-20 1999-10-01 윤종용 자기 테스트회로를 가진 반도체 메모리장치
US5961653A (en) * 1997-02-19 1999-10-05 International Business Machines Corporation Processor based BIST for an embedded memory
US5970005A (en) * 1998-04-27 1999-10-19 Ict, Inc. Testing structure and method for high density PLDs which have flexible logic built-in blocks

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452848B1 (en) 2001-09-12 2002-09-17 International Business Machines Corporation Programmable built-in self test (BIST) data generator for semiconductor memory devices
US20040190331A1 (en) 2003-02-13 2004-09-30 Ross Don E. Testing embedded memories in an integrated circuit

Also Published As

Publication number Publication date
JP2007504599A (ja) 2007-03-01
CN100550191C (zh) 2009-10-14
US20040230395A1 (en) 2004-11-18
WO2004105040A2 (en) 2004-12-02
US6959256B2 (en) 2005-10-25
KR20060019543A (ko) 2006-03-03
CN1806293A (zh) 2006-07-19
WO2004105040A3 (en) 2005-11-03

Similar Documents

Publication Publication Date Title
KR100749187B1 (ko) 보편적으로 액세스 가능하고 완전히 프로그램 가능한메모리 내장 자체 테스트 시스템 및 방법
KR101861027B1 (ko) 집적 회로 결함 검출 및 복구
US5961653A (en) Processor based BIST for an embedded memory
US6668347B1 (en) Built-in self-testing for embedded memory
US7366965B2 (en) Semiconductor integrated circuit
US6438044B2 (en) Semiconductor memory device and method of testing the same
KR100645043B1 (ko) 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법
US20100058126A1 (en) Programmable Self-Test for Random Access Memories
US7729185B2 (en) Apparatus and method for detection of address decoder open faults
US5875153A (en) Internal/external clock option for built-in self test
US20030167431A1 (en) Programmable test for memories
US7213186B2 (en) Memory built-in self test circuit with full error mapping capability
JP2525945B2 (ja) メモリのチェッカボ―ド自己試験装置および方法
JPWO2008001543A1 (ja) 半導体試験装置および半導体メモリの試験方法
US20120230136A1 (en) Selectable repair pass masking
JP2006344345A (ja) 揮発性半導体記憶装置
US7945823B2 (en) Programmable address space built-in self test (BIST) device and method for fault detection
US8593852B2 (en) Test device and test method for resistive random access memory and resistive random access memory device
US7681096B2 (en) Semiconductor integrated circuit, BIST circuit, design program of BIST circuit, design device of BIST circuit and test method of memory
US7346823B1 (en) Automatic built-in self-test of logic with seeding from on-chip memory
US20030154426A1 (en) Method and apparatus for programmable BIST and an optional error counter
JP7330825B2 (ja) 半導体装置
US6829736B1 (en) Method of testing a memory
US20050102595A1 (en) Method and apparatus for testing semiconductor memory device and related testing methods
US20020069383A1 (en) Method for testing a memory array

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120727

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130723

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140722

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160720

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180801

Year of fee payment: 12