JPS63106997A - メガビツト・メモリモジユールのテスト方法および装置 - Google Patents
メガビツト・メモリモジユールのテスト方法および装置Info
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- JPS63106997A JPS63106997A JP62253452A JP25345287A JPS63106997A JP S63106997 A JPS63106997 A JP S63106997A JP 62253452 A JP62253452 A JP 62253452A JP 25345287 A JP25345287 A JP 25345287A JP S63106997 A JPS63106997 A JP S63106997A
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- 238000012360 testing method Methods 0.000 claims abstract description 126
- 238000000034 method Methods 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 6
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- 238000013507 mapping Methods 0.000 abstract 1
- 230000002950 deficient Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチ・ビット・テストモードで任意のテス
トパターンを用いてメガ・ビット世代のメモリモジュー
ルをテストするための方法およびその方法を実施するた
めの装置に関する。
トパターンを用いてメガ・ビット世代のメモリモジュー
ルをテストするための方法およびその方法を実施するた
めの装置に関する。
メガ・ビット世代のメモリモジュールは、テスト時間を
短くするために、メモリモジュールのデータ入力端子に
読込まれたテスト情報がセルアレイの複数のセルに同時
に書取られるマルチ・ビット・テストモードを有してい
る。たとえばＩＭ（ワード）×１ （ビット）に形成さ
れたメモリモジュールは、２５６ＫＸ４．１２８ＫＸ８
，６４ＫＸ１６等と同じようにテストされる。その場合
、与えられたメモリアドレス毎に、４，８．１６個等の
セル、一般的にはｍ個のセルが１ビツト・データを用い
て同時にテストされる。
短くするために、メモリモジュールのデータ入力端子に
読込まれたテスト情報がセルアレイの複数のセルに同時
に書取られるマルチ・ビット・テストモードを有してい
る。たとえばＩＭ（ワード）×１ （ビット）に形成さ
れたメモリモジュールは、２５６ＫＸ４．１２８ＫＸ８
，６４ＫＸ１６等と同じようにテストされる。その場合
、与えられたメモリアドレス毎に、４，８．１６個等の
セル、一般的にはｍ個のセルが１ビツト・データを用い
て同時にテストされる。
それぞれｍ個のセル内へ実際に書込まれたデータは個々
のメーカのモジュール設計に左右される。
のメーカのモジュール設計に左右される。
書込まれたセルデータは、１つのセルグループの個々の
セルへの、１ビツト・テストモードのｍ次元関数 ｆ （ＤＥ）＝ （ＤＥ） ＋、、、、、−但し、
ＤＥＩＥ （０，１） によって表された割当てのｍ次元の答である。この場合
、ＤＥはメガ・ビット・メモリモジュール内へ読込まれ
た１つのデータ情報である。
セルへの、１ビツト・テストモードのｍ次元関数 ｆ （ＤＥ）＝ （ＤＥ） ＋、、、、、−但し、
ＤＥＩＥ （０，１） によって表された割当てのｍ次元の答である。この場合
、ＤＥはメガ・ビット・メモリモジュール内へ読込まれ
た１つのデータ情報である。
１つのセルグループのセル内容を読出す際には、逆割当
て ｆ−’ （（ＤＡ） ＋、、、、、、）−ＤＡ但し、
ＤＡＣ（０，１） が行われ、それゆえ、欠陥のないメモリセルの場合には
メモリモジュールのデータ出力端子に原テストデータが
現れる。ＤＡはメガ・ビット・メモリモジュールから読
出された１つのデータ情報である。
て ｆ−’ （（ＤＡ） ＋、、、、、、）−ＤＡ但し、
ＤＡＣ（０，１） が行われ、それゆえ、欠陥のないメモリセルの場合には
メモリモジュールのデータ出力端子に原テストデータが
現れる。ＤＡはメガ・ビット・メモリモジュールから読
出された１つのデータ情報である。
否定テストデータを書込む際には、セルデータは否定さ
れて１つのセルグループのセル内へ書込まれ、それゆえ
全体として先に書込まれているビットパターンに対して
否定ビットパターンがセルグループ内に立つ、これには
次式が適用される。
れて１つのセルグループのセル内へ書込まれ、それゆえ
全体として先に書込まれているビットパターンに対して
否定ビットパターンがセルグループ内に立つ、これには
次式が適用される。
二の場合、ｆｏおよびＢ−１ｏはモジュール設計によっ
て予め与えられた関数を表す。
て予め与えられた関数を表す。
従って、各メモリモジュールは内部に、モジュール設計
に左右されて従ってメーカに左右されて、テストデータ
を基本として、１つのセルグループの内部に１つの所定
のビットパターンを作り出す１つの書取り関数ｆ （Ｄ
Ｅ）を有する。ビットパターンはメモリモジュールをテ
ストするためだけに否定され得る。しかしながら、それ
ぞれ自由に使える２つのビットパターンを用いても、メ
モリモジュールはビットパターン感度を充分にテストす
ることができない、欠陥のあるセルの場合には、その周
囲領域が特別なビットパターンを有する場合に初めて、
多くの欠陥が現れる。少なくとも２個のセルの相互関係
に起因するこのような欠陥を検知するために、異なった
テストパターンで動作する多数のトポロジカルテストが
存在する。
に左右されて従ってメーカに左右されて、テストデータ
を基本として、１つのセルグループの内部に１つの所定
のビットパターンを作り出す１つの書取り関数ｆ （Ｄ
Ｅ）を有する。ビットパターンはメモリモジュールをテ
ストするためだけに否定され得る。しかしながら、それ
ぞれ自由に使える２つのビットパターンを用いても、メ
モリモジュールはビットパターン感度を充分にテストす
ることができない、欠陥のあるセルの場合には、その周
囲領域が特別なビットパターンを有する場合に初めて、
多くの欠陥が現れる。少なくとも２個のセルの相互関係
に起因するこのような欠陥を検知するために、異なった
テストパターンで動作する多数のトポロジカルテストが
存在する。
しかし、このトポロジカルテストは従来のマルチ・ビッ
ト・テストモードにおいては無制限に実施することがで
きなかった。というのは、このために必要なテストパタ
ーンはセルアレイ内において作成することができなかっ
たからである。トポロジカルテストはメガ・ビット・メ
モリモジュールにおいては個別ビットモードでのみ実施
することができる。しかしながら、このことは、テスト
様式とメモリモジュールのメモリ容量とに関係するテス
トサイクル時間が過比例的に高くなるので、好ましくな
い、テスト時間が数百時間になることもある。
ト・テストモードにおいては無制限に実施することがで
きなかった。というのは、このために必要なテストパタ
ーンはセルアレイ内において作成することができなかっ
たからである。トポロジカルテストはメガ・ビット・メ
モリモジュールにおいては個別ビットモードでのみ実施
することができる。しかしながら、このことは、テスト
様式とメモリモジュールのメモリ容量とに関係するテス
トサイクル時間が過比例的に高くなるので、好ましくな
い、テスト時間が数百時間になることもある。
従って、本発明は、メガ・ビット世代のメモリモジュー
ルにおいてマルチ・ビット・テストモードで１つのセル
グループの内部に任意のビットパターンを作成し、それ
によりトボロジカルテストを短時間に行うことができる
ようなメガ・ビット・メモリモジュールのテスト方法お
よびこの方法を実施するための装置を提供することを目
的とする。
ルにおいてマルチ・ビット・テストモードで１つのセル
グループの内部に任意のビットパターンを作成し、それ
によりトボロジカルテストを短時間に行うことができる
ようなメガ・ビット・メモリモジュールのテスト方法お
よびこの方法を実施するための装置を提供することを目
的とする。
このような目的を達成するために、本発明は、メガ・ビ
ット・メモリモジュール内へ個別に読込まれたｍ個のデ
ータ情報がテストワードレジスタ内において１つのｍ次
元のテストワードにまとめられ、続いて、テストワード
のビット位置を１つのｍ次元のセルグループのセルに固
定的に個別に割当てる際、ＤＥ−０の場合のテストワー
ドまたはＤＥ＝１の場合の否定テストワードがセルアレ
イの１つのセルグループまたは順々に複数のセルグルー
プに書取られることを特徴とする。
ット・メモリモジュール内へ個別に読込まれたｍ個のデ
ータ情報がテストワードレジスタ内において１つのｍ次
元のテストワードにまとめられ、続いて、テストワード
のビット位置を１つのｍ次元のセルグループのセルに固
定的に個別に割当てる際、ＤＥ−０の場合のテストワー
ドまたはＤＥ＝１の場合の否定テストワードがセルアレ
イの１つのセルグループまたは順々に複数のセルグルー
プに書取られることを特徴とする。
テスト方法を実施するために、メモリモジュール装置は
セルアレイの入力端側に、テストすべきセルグループの
個数に対応するビット幅を備えた少なくとも１つの補助
的なテストワードレジスタを有する。セルアレイの出力
端側には比較ロジック要素が設けられ、この比較ロジッ
ク要素において、セルアレイから読出されたデータ情報
が読込まれた原テストワードのデータ情報と比較される
。
セルアレイの入力端側に、テストすべきセルグループの
個数に対応するビット幅を備えた少なくとも１つの補助
的なテストワードレジスタを有する。セルアレイの出力
端側には比較ロジック要素が設けられ、この比較ロジッ
ク要素において、セルアレイから読出されたデータ情報
が読込まれた原テストワードのデータ情報と比較される
。
本発明において重要なことは、セルアレイの１つのセル
グループのセルへ設計に左右される１ビツト・データの
ｍ次元の固定書取りが行われるのではなく、先ず、任意
の個別データを備えた１つのテストワードが１つのセル
グループの個々のセルに固定割当てされた個別ピントに
よって形成され、次に、そのテストワードがセルアレイ
の１つのセルグループのセルに書取られることである。
グループのセルへ設計に左右される１ビツト・データの
ｍ次元の固定書取りが行われるのではなく、先ず、任意
の個別データを備えた１つのテストワードが１つのセル
グループの個々のセルに固定割当てされた個別ピントに
よって形成され、次に、そのテストワードがセルアレイ
の１つのセルグループのセルに書取られることである。
本発明の１つの有利な実施態様によれば、テストワード
レジスタ内への１つのテストワードの読込みおよび書込
み過程を制御するために、かつ、読込みの際に１つのテ
ストワードのｍ個のデータ情報をカウントする比較的費
用の掛かるカウンタを装置内で使わないで済ませるため
に、減らしたアドレス化すべきアドレススペースのマル
チ・ビット・テストモードのため空けられるアドレスラ
インが利用される。
レジスタ内への１つのテストワードの読込みおよび書込
み過程を制御するために、かつ、読込みの際に１つのテ
ストワードのｍ個のデータ情報をカウントする比較的費
用の掛かるカウンタを装置内で使わないで済ませるため
に、減らしたアドレス化すべきアドレススペースのマル
チ・ビット・テストモードのため空けられるアドレスラ
インが利用される。
次に本発明の実施例を図面に基づいて詳細に説明する。
図は本発明によるメガ・ビット世代のメモリモジュール
の原理構成図である。
の原理構成図である。
図に示されたメガ・ビット・メモリモジュールＭＢＳは
、既設のスイッチ３１．Ｓ４およびセルアレイＺＦの他
に、セルアレイＺＦの前に設けられたテストワードＴＷ
Ｏ，ＴＷＩ用の２つの補助的なテストワードレジスタ、
ならびに、セルアレイＺＦの後に設けられた１つの比較
ロジック要素■ＧＬを有している。テストワードレジス
タはたとえばシフトレジスタまたはラッチレジスタによ
って構成することができる。
、既設のスイッチ３１．Ｓ４およびセルアレイＺＦの他
に、セルアレイＺＦの前に設けられたテストワードＴＷ
Ｏ，ＴＷＩ用の２つの補助的なテストワードレジスタ、
ならびに、セルアレイＺＦの後に設けられた１つの比較
ロジック要素■ＧＬを有している。テストワードレジス
タはたとえばシフトレジスタまたはラッチレジスタによ
って構成することができる。
テストワードレジスタ間にはスイッチＳ３が設けられて
おり、このスイッチＳ３はマルチ・ビット・モードでテ
ストする際にはデータ情報ＤＥについてテストワードＴ
ＷＯ，ＴＷＩの一方の内容を選択し、セルアレイＺＦに
転送する。
おり、このスイッチＳ３はマルチ・ビット・モードでテ
ストする際にはデータ情報ＤＥについてテストワードＴ
ＷＯ，ＴＷＩの一方の内容を選択し、セルアレイＺＦに
転送する。
次の式が適用される。
ｆ （ＤＥ）
この場合、今やｆ ｏ −ｆ Ｉがあてはまる必要はも
はやない、ｆｏおよびｆ、は今や固定設定されるのでは
なく、外部からプログラミングによって自由に選定可能
である。
はやない、ｆｏおよびｆ、は今や固定設定されるのでは
なく、外部からプログラミングによって自由に選定可能
である。
テストワードレジスタの書込みから、テストワードＴＷ
ＯまたはＴＷＩの一方を選択するための選択信号ＤＥの
読出しに切換えることはスイッチＳ２を介して行われる
。切換え時点は、カウンタＺからタイミングインターバ
ル２Ｘｍのカウントサイクルにて導出（ケースａ）され
るかまたはアドレスラインＡｊから導出（ケースｂ）さ
れる信号ＴＷによって制御される。アドレスラインＡｊ
の場合にはマルチ・ビット・テストモードでは用いられ
ないアドレスラインが関係する。実施例においては、カ
ウンタはメモリモジュール内に集積されているとする。
ＯまたはＴＷＩの一方を選択するための選択信号ＤＥの
読出しに切換えることはスイッチＳ２を介して行われる
。切換え時点は、カウンタＺからタイミングインターバ
ル２Ｘｍのカウントサイクルにて導出（ケースａ）され
るかまたはアドレスラインＡｊから導出（ケースｂ）さ
れる信号ＴＷによって制御される。アドレスラインＡｊ
の場合にはマルチ・ビット・テストモードでは用いられ
ないアドレスラインが関係する。実施例においては、カ
ウンタはメモリモジュール内に集積されているとする。
信号ＴＭ＝ＯＦＦによってマルチ・ビット・テストモー
ドが切離されると、メモリモジュールのデータ入力端子
に到来するデータ情報ＤＥはスイッチＳ１を介して直接
セルアレイＺＦに転送され、そのセルアレイＺＦ内の、
アドレスにより定められた位置に書込まれる。セルアレ
イＺＦの１つのセルの内容を読出すと、セル情報ＤＡが
スイッチＳ４を介して直接メモリモジュールＭＢＳのデ
ータ出力端子に到達する。
ドが切離されると、メモリモジュールのデータ入力端子
に到来するデータ情報ＤＥはスイッチＳ１を介して直接
セルアレイＺＦに転送され、そのセルアレイＺＦ内の、
アドレスにより定められた位置に書込まれる。セルアレ
イＺＦの１つのセルの内容を読出すと、セル情報ＤＡが
スイッチＳ４を介して直接メモリモジュールＭＢＳのデ
ータ出力端子に到達する。
メモリモジュールＭＢＳをテストするために、信号ＴＭ
−ＯＮがメモリモジュールＭＢＳをマルチ・ビット・テ
ストモードにする。さらに、テストモードの投入はメモ
リモジュールＭＢＳのカウンタＺに伝達され、後続の２
Ｘｍの書込みサイクル（ＷＲＩＴＥ信号のロー状態によ
って表されている）の到来するデータ情報がテストワー
ドレジスタに書込まれる。このためにカウンタＺが制御
信号ＴＷ＝ＯＮを発生する。この制御信号はスイッチＳ
２を作動して、テストワードレジスタへの書込みを相応
して行わせる。カウンタＺによってカウントされる、メ
モリモジュールＭＢＳのデータ入力端子における第１の
ｍ個のデータ情報ＤＥは、スイッチ３１．Ｓ２を介して
第１のテストワードレジスタへ到達し、そこでテストワ
ードＴＷＯを形成する。メモリモジュールＭＢＳのデー
タ入力端子における第２のｍ個のデータ情報ＤＥは、ス
イッチＳ２によって制御されて、第２のテストワードレ
ジスタへ書込まれ、そこでテストワードＴＷＩを形成す
る。テストワードＴＷＯ，ＴＷＩに関して、次の関係、 ＴＷＯ−ＴＷｌ があてはまることは必要ない。２つのテストワードＴＷ
Ｏ，ＴＷＩの生成と同時に、比較ロジック要素ＶＧＬに
テストワードＴＷＯ，ＴＷＩが供給される。
−ＯＮがメモリモジュールＭＢＳをマルチ・ビット・テ
ストモードにする。さらに、テストモードの投入はメモ
リモジュールＭＢＳのカウンタＺに伝達され、後続の２
Ｘｍの書込みサイクル（ＷＲＩＴＥ信号のロー状態によ
って表されている）の到来するデータ情報がテストワー
ドレジスタに書込まれる。このためにカウンタＺが制御
信号ＴＷ＝ＯＮを発生する。この制御信号はスイッチＳ
２を作動して、テストワードレジスタへの書込みを相応
して行わせる。カウンタＺによってカウントされる、メ
モリモジュールＭＢＳのデータ入力端子における第１の
ｍ個のデータ情報ＤＥは、スイッチ３１．Ｓ２を介して
第１のテストワードレジスタへ到達し、そこでテストワ
ードＴＷＯを形成する。メモリモジュールＭＢＳのデー
タ入力端子における第２のｍ個のデータ情報ＤＥは、ス
イッチＳ２によって制御されて、第２のテストワードレ
ジスタへ書込まれ、そこでテストワードＴＷＩを形成す
る。テストワードＴＷＯ，ＴＷＩに関して、次の関係、 ＴＷＯ−ＴＷｌ があてはまることは必要ない。２つのテストワードＴＷ
Ｏ，ＴＷＩの生成と同時に、比較ロジック要素ＶＧＬに
テストワードＴＷＯ，ＴＷＩが供給される。
２Ｘｍ個のデータ情報ＤＥが読込まれた後、カウンタＺ
が制御ラインＴＷ−ＯＦＦをセットする。
が制御ラインＴＷ−ＯＦＦをセットする。
それによってスイッチＳ２が作動され、次の書込サイク
ルの際にテストワーＴＴＷＯ，ＴＷＩの一方がセルアレ
イＺＦのｍ次元のセルグループに書取られる。その際に
、テストワードは１つのセルグループまたは特に順々に
複数のセルグループに書取られるようにするとことがで
きる。書取り中、外部からメモリモジュールに与えられ
るデータＤＥによってテストワードＴＷＯ，ＴＷＩ間は
随意に切換えることができる。１つのｍ次元のセルグル
ープの個々のセルに１つのテストワードＴＷＯまたはＴ
ＷＩを書取る際、テストワードの１つのビット位置の内
容はそれぞれセルグループの１つのセルに書取られる。
ルの際にテストワーＴＴＷＯ，ＴＷＩの一方がセルアレ
イＺＦのｍ次元のセルグループに書取られる。その際に
、テストワードは１つのセルグループまたは特に順々に
複数のセルグループに書取られるようにするとことがで
きる。書取り中、外部からメモリモジュールに与えられ
るデータＤＥによってテストワードＴＷＯ，ＴＷＩ間は
随意に切換えることができる。１つのｍ次元のセルグル
ープの個々のセルに１つのテストワードＴＷＯまたはＴ
ＷＩを書取る際、テストワードの１つのビット位置の内
容はそれぞれセルグループの１つのセルに書取られる。
このようにしてセルアレイＺＦにおいては、周囲領域を
備えた予め設定された位置に、特別なテストワードＴＷ
Ｏ，ＴＷＩを選択することにより、異なったビットパタ
ーンが作成される。
備えた予め設定された位置に、特別なテストワードＴＷ
Ｏ，ＴＷＩを選択することにより、異なったビットパタ
ーンが作成される。
読取りの際には、比較ロジック要素ＶＧＬがセルアレイ
ＺＦのｍ次元のセルグループのセル内容をテストワード
ＴＷＯ，ＴＷＩと比較することによって、かかるセル内
容は逆書取りが行われる。
ＺＦのｍ次元のセルグループのセル内容をテストワード
ＴＷＯ，ＴＷＩと比較することによって、かかるセル内
容は逆書取りが行われる。
比較結果が正である場合は、逆関数の答としては、すな
わち、ビットパターンがＴＷＯまたはＴＷＩと一致して
いるかどうかによって、データ出力端子には０または１
が出力される。一方、比較結果が負である場合は、デー
タ出力端子はその代わりハイ状態またはトライステート
状態にされる。
わち、ビットパターンがＴＷＯまたはＴＷＩと一致して
いるかどうかによって、データ出力端子には０または１
が出力される。一方、比較結果が負である場合は、デー
タ出力端子はその代わりハイ状態またはトライステート
状態にされる。
しかしながら、同様に、欠陥のないセル内容の読取りの
際にはメモリモジュールＭＢＳのデータ出力端子の出力
レベルは０または１であり、一方少なくとも１個、高々
ｍ−１個の欠陥のあるセルを備えた１つのセルグループ
の読取りの際には出力レベルは欠陥セル個数に応じて逆
の値を取るとことによって、欠陥のあるセルが明らかに
される。
際にはメモリモジュールＭＢＳのデータ出力端子の出力
レベルは０または１であり、一方少なくとも１個、高々
ｍ−１個の欠陥のあるセルを備えた１つのセルグループ
の読取りの際には出力レベルは欠陥セル個数に応じて逆
の値を取るとことによって、欠陥のあるセルが明らかに
される。
比較ロジック要素■ＧＬの関数には次式が適用される。
ｆ−’ （（ＤＡ）＋、、、、、−）
本装置の簡単な構成は、テストワードＴＷＯに対する付
加のテストワードレジスタのみを有し、その内容はデー
タ情報ＤＥに関係して否定されず（ＴＷＯ）又は否定さ
れて（ＴＷＯ）、テストワードのビット位置を１つのｍ
次元のセルグループのセルに固定的に個別に割当てる際
セルグループのセルに書込まれる。なお、この装置は２
つの付加されたテストワードレジスタと同じように動作
する。
加のテストワードレジスタのみを有し、その内容はデー
タ情報ＤＥに関係して否定されず（ＴＷＯ）又は否定さ
れて（ＴＷＯ）、テストワードのビット位置を１つのｍ
次元のセルグループのセルに固定的に個別に割当てる際
セルグループのセルに書込まれる。なお、この装置は２
つの付加されたテストワードレジスタと同じように動作
する。
図は本発明によるメガ・ビット世代のメモリモジュール
の原理構成図である。 ＭＢＳ・・・メガ・ビット・メモリモジュール、ＺＦ・
・・セルアレイ、ＶＧＬ・・・比較ロジック要素、３１
〜Ｓ４・・・スイッチ、ＤＥ・・・データ情報、ＴＷＯ
。 ＴＷＩ・・・テストワード。
の原理構成図である。 ＭＢＳ・・・メガ・ビット・メモリモジュール、ＺＦ・
・・セルアレイ、ＶＧＬ・・・比較ロジック要素、３１
〜Ｓ４・・・スイッチ、ＤＥ・・・データ情報、ＴＷＯ
。 ＴＷＩ・・・テストワード。
Claims (1)
- 【特許請求の範囲】 １）任意のテストパターンを用いてマルチビット・テス
トモードでメガビット・メモリモジュールをテストする
方法であって、１ビットデータを読込むときには１ビッ
トデータがメモリセルアレイの１つのセルグループのｍ
個のセルにｍ次元式 ｆ（ＤＥ）＝｛ＤＥ｝＿１＿・＿・＿・＿ｍ但し、ＤＥ
Ｅ｛０，１｝ により読取られ、セル内容を読出すときには元の１ビッ
トデータを作るための１つのセルグループに前記セルグ
ループがｍ次元の逆関数 ｆ＾−＾１（｛ＤＡ｝＿１＿・＿・＿・＿ｍ）＝ＤＡ但
し、ＤＡＥ｛０，１｝ により逆に書取られる方法において、メガビット・メモ
リモジュール（ＭＢＳ）内へ個別に読込まれたｍ個のデ
ータ情報（ＤＥ）がテストワードレジスタ内において１
つのｍ次元のテストワード（ＴＷ０）にまとめられ、続
いて、テストワード（ＴＷ０）のビット位置を１つのｍ
次元のセルグループのセルに固定的に個別に割当てる際
、ＤＥ＝０の場合のテストワード（ＴＷ０）またはＤＥ
＝１の場合の否定テストワード（＠ＴＷ０＠）がセルア
レイ（ＺＦ）の１つのセルグループまたは順々に多数の
セルグループに書取られることを特徴とするメガビット
・メモリモジュールのテスト方法。 ２）読取られたデータ情報（ＤＥ）によって随意に選択
可能で、かつセルアレイ（ＺＦ）のセルグループに書取
可能であり、互いに独立した少なくとも２つのテストワ
ード（ＴＷ０，ＴＷ１）が生成されることを特徴とする
特許請求の範囲第１項記載のテスト方法。 ３）テストワード（ＴＷ０および（または）ＴＷ１）は
比較ロジック要素（ＶＧＬ）に供給され、前記比較ロジ
ック要素は１つのセルグループの実際のセル内容を、書
込まれた原テストワード（ＴＷ０，ＴＷ１）と比較し、
比較に応じて良信号または不良信号を発生することを特
徴とする特許請求の範囲第１項または第２項記載のテス
ト方法。 ４）メガビット・メモリモジュール（ＭＢＳ）は、補助
的に、セルアレイ（ＺＦ）の前で１つのｍ次元のテスト
ワード（ＴＷ０）を受入れるための１つのテストワード
レジスタと、前記セルアレイ（ＺＦ）の後で前記テスト
ワードレジスタに接続された１つの比較ロジック要素（
ＶＧＬ）と、前記テストワードレジスタ内へのテストワ
ードの読込みならびに前記セルアレイ（ＺＦ）内へのテ
ストワードまたは否定テストワード（ＴＷ０または＠Ｔ
Ｗ０＠）の書込みを制御するための複数のスイッチ（Ｓ
２，Ｓ３）とを有することを特徴とするメガビット・メ
モリモジュールのテスト装置。 ５）カウントサイクルｍまたは２×ｍを有するカウンタ
（Ｚ）が設けられ、このカウンタは１つのテストワード
（ＴＷ０）または２つのテストワード（ＴＷ０，＠ＴＷ
１＠）の読込みの終了を決定しかつセルアレイ（ＺＦ）
内へ１つのテストワード（ＴＷ０またはＴＷ０、もしく
は、ＴＷ０またはＴＷ１）の書込みをさせることを特徴
とする特許請求の範囲第４項記載のテスト装置。 ６）制御入力端子が設けられ、この制御入力端子を介し
て、僅かなアドレススペースのマルチ・ビット・テスト
モードにより空けられたアドレスライン（Ａｊ）が１つ
のテストワード（ＴＷ０）または２つのテストワード（
ＴＷ０，ＴＷ１）の読込みの終了を決定しかつセルアレ
イ（ＺＦ）内へ１つのテストワード（ＴＷ０または＠Ｔ
Ｗ０＠、もしくは、ＴＷ０またはＴＷ１）の書込みをさ
せることを特徴とする特許請求の範囲第４項記載のテス
ト装置。 ７）メガビット・メモリモジュール（ＭＢＳ）は、補助
的に、セルアレイ（ＺＦ）の前で２つのｍ次元のテスト
ワード（ＴＷ０，ＴＷ１）を受入れるための２つのテス
トワードレジスタと、前記セルアレイ（ＺＦ）の後で前
記テストワードレジスタに接続された１つの比較ロジッ
ク要素（ＶＧＬ）と、前記テストワードレジスタ内への
テストワードの読込みならびに前記セルアレイ（ＺＦ）
内への１つのテストワード（ＴＷ０またはＴＷ１）の書
込みを制御するための複数のスイッチ（Ｓ２，Ｓ３）と
を有することを特徴とするメガビット・メモリモジュー
ルのテスト装置。 ８）カウントサイクルｍまたは２×ｍを有するカウンタ
（Ｚ）が設けられ、このカウンタは１つのテストワード
（ＴＷ０）または２つのテストワード（ＴＷ０，ＴＷ１
）の読込みの終了を決定しかつセルアレイ（ＺＦ）内へ
１つのテストワード（ＴＷ０または＠ＴＷ０＠、もしく
は、ＴＷ０またはＴＷ１）の書込みをさせることを特徴
とする特許請求の範囲第７項記載のテスト装置。 ９）制御入力端子が設けられ、この制御入力端子を介し
て、僅かなアドレススペースのマルチ・ビット・テスト
モードにより空けられたアドレスライン（Ａｊ）が１つ
のテストワード（ＴＷ０）または２つのテストワード（
ＴＷ０，ＴＷ１）の読込みの終了を決定しかつセルアレ
イ（ＺＦ）内へ１つのテストワード（ＴＷ０または＠Ｔ
Ｗ０＠、もしくは、ＴＷ０またはＴＷ１）の書込みをさ
せることを特徴とする特許請求の範囲第７項記載のテス
ト装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3634352.8 | 1986-10-08 | ||
| DE19863634352 DE3634352A1 (de) | 1986-10-08 | 1986-10-08 | Verfahren und anordnung zum testen von mega-bit-speicherbausteinen mit beliebigen testmustern im multi-bit-testmodus |
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|---|---|
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| JP2894691B2 JP2894691B2 (ja) | 1999-05-24 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2222461B (en) * | 1988-08-30 | 1993-05-19 | Mitsubishi Electric Corp | On chip testing of semiconductor memory devices |
| JPH02276099A (ja) * | 1989-04-18 | 1990-11-09 | Mitsubishi Electric Corp | マイクロプロセッサ |
| US5167020A (en) * | 1989-05-25 | 1992-11-24 | The Boeing Company | Serial data transmitter with dual buffers operating separately and having scan and self test modes |
| EP0400179B1 (de) * | 1989-05-31 | 1995-07-19 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zum internen Paralleltest von Halbleiterspeichern |
| JP2717712B2 (ja) * | 1989-08-18 | 1998-02-25 | 三菱電機株式会社 | 半導体記憶装置 |
| EP0418521A3 (en) * | 1989-09-20 | 1992-07-15 | International Business Machines Corporation | Testable latch self checker |
| US5113399A (en) * | 1989-10-16 | 1992-05-12 | Rockwell International Corporation | Memory test methodology |
| US5073891A (en) * | 1990-02-14 | 1991-12-17 | Intel Corporation | Method and apparatus for testing memory |
| US5159599A (en) * | 1990-07-31 | 1992-10-27 | Sgs-Thomson Microelectronics, Inc. | High speed testing for programmable logic devices |
| DE4028819A1 (de) * | 1990-09-11 | 1992-03-12 | Siemens Ag | Schaltungsanordnung zum testen eines halbleiterspeichers mittels paralleltests mit verschiedenen testbitmustern |
| US5200960A (en) * | 1990-09-21 | 1993-04-06 | Xerox Corporation | Streaming tape diagnostic |
| JPH06242181A (ja) * | 1992-11-23 | 1994-09-02 | Texas Instr Inc <Ti> | 集積回路の試験装置及び方法 |
| DE19639613A1 (de) * | 1996-09-26 | 1997-08-14 | Siemens Ag | Integrierter Speicher und Paralleltest-Schaltungsanordnung |
| US5822513A (en) * | 1996-09-27 | 1998-10-13 | Emc Corporation | Method and apparatus for detecting stale write data |
| US6539508B1 (en) | 2000-03-15 | 2003-03-25 | Xilinx, Inc. | Methods and circuits for testing programmable logic |
| DE10133689C2 (de) * | 2001-07-11 | 2003-12-18 | Infineon Technologies Ag | Testverfahren und Testvorrichtung für elektronische Speicher |
| US8794391B2 (en) | 2007-07-10 | 2014-08-05 | Ton-Rong TSENG | Safety braking system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203298A (en) * | 1981-06-09 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
| JPS59119597A (ja) * | 1982-12-27 | 1984-07-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6231439A (ja) * | 1985-08-03 | 1987-02-10 | Fujitsu Ltd | 命令再処理制御方式 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4195770A (en) * | 1978-10-24 | 1980-04-01 | Burroughs Corporation | Test generator for random access memories |
| US4414665A (en) * | 1979-11-21 | 1983-11-08 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory device test apparatus |
| US4319355A (en) * | 1979-12-28 | 1982-03-09 | Compagnia Internationale Pour L'informatique | Method of and apparatus for testing a memory matrix control character |
| US4541090A (en) * | 1981-06-09 | 1985-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JPS59185097A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断機能付メモリ装置 |
| JPS61145799A (ja) * | 1984-12-20 | 1986-07-03 | Fujitsu Ltd | メモリを内蔵した半導体集積回路 |
| DE3583493D1 (de) * | 1984-12-28 | 1991-08-22 | Siemens Ag | Integrierter halbleiterspeicher. |
| US4715034A (en) * | 1985-03-04 | 1987-12-22 | John Fluke Mfg. Co., Inc. | Method of and system for fast functional testing of random access memories |
| EP0197363B1 (de) * | 1985-03-26 | 1990-05-30 | Siemens Aktiengesellschaft | Verfahren zum Betreiben eines Halbleiterspeichers mit integrierter Paralleltestmöglichkeit und Auswerteschaltung zur Durchführung des Verfahrens |
-
1986
- 1986-10-08 DE DE19863634352 patent/DE3634352A1/de not_active Withdrawn
-
1987
- 1987-10-05 AT AT87114519T patent/ATE85862T1/de not_active IP Right Cessation
- 1987-10-05 US US07/104,155 patent/US4841525A/en not_active Expired - Lifetime
- 1987-10-05 EP EP87114519A patent/EP0263470B1/de not_active Expired - Lifetime
- 1987-10-05 DE DE8787114519T patent/DE3784209D1/de not_active Expired - Lifetime
- 1987-10-06 JP JP62253452A patent/JP2894691B2/ja not_active Expired - Lifetime
- 1987-10-06 KR KR1019870011298A patent/KR960004739B1/ko not_active IP Right Cessation
-
1994
- 1994-07-14 HK HK68794A patent/HK68794A/xx not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57203298A (en) * | 1981-06-09 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Semiconductor storage device |
| JPS59119597A (ja) * | 1982-12-27 | 1984-07-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6231439A (ja) * | 1985-08-03 | 1987-02-10 | Fujitsu Ltd | 命令再処理制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0263470B1 (de) | 1993-02-17 |
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