JPS61145799A - メモリを内蔵した半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明Ｇ；メモリ例えばＲＡＭを内蔵した半導体集積回
路蚤こ関し、その出荷の際などに特に該メモリの内部状
態について試験を行うことができる工つな専用の試験パ
ターン発生回路をそなえ上半導体集積回路に関する。

〔従来の技術〕

一般に、メモリ例えばＲＡＭを内蔵した半導体集積回路
においては、同一チップ内にメモリお工び該メモリと信
号のやりとりを行う各攬論理回路が内蔵されている。

第５図は、かかる半導体集積回路の１例を概略的に示す
もので、該集積回路のチップ５内にはＲＡＭＩと該ＲＡ
ＭＩと信号のやりとりを行う論理回路領域４が設けられ
ている。該論理回路領域４内には例えばカウンタ回路４
１．ＡＬＵ（演算ユニット）４２などが設けられ１例え
ば該カウンタ回路４１の出力側から該ＲＡＭＩに対する
アドレス信号が供給され、一方例えば該ＡＬＵ４２にお
いて演算され九結果のデータが該ＡＬＵ４２の出力側か
ら該ＲＡＭＩに対Ｔるデータとして入力されて該ＲＡＭ
Ｉにおける所定のアドレスに書き込まれ１次いで該ＲＡ
ＭＩ：Ｃ＞ら必要なデータを読み出して該続出しデータ
を例えばＡＬＵ４２の入力側に供給して再度所定の演算
を行りなどの処理が行われる。なお６は該チップ５の周
囲に設けられた入出力回路であって該入出力回路６に設
けられた外部端子を通して外部回路との信号のやりとり
が行われる。

かかる半導体集積回路におして、該ＲＡＭの内部状態あ
るいはその機能の試験を行う場合、従来ｆ；該論理回路
を通して試験を行ってい友が、この工うな場合には該Ｒ
ＡＭへの書き込みデータを外部から指定する九めに、試
験データを多く費さねばならず効率がよくないという問
題点があった。

そのため上述し友工うな半導体集積回路においても、該
ＲＡＭの試験を行うにあ九り、該論理回路の信号に影響
されないで、該ＲＡＭを単独で直接に試験できる工うな
試験用回路を設けておくことが望まれる。

しかしながらこの場合にも、特にメモリの容量が大きく
なると、それに応じて各メモリセルに書き込まれるデー
タを形成する友めの試験パターンが大きくなり、データ
畳込みに手数を要Ｔるという問題点がある。

〔発明が解決しようとする問題点〕

本発明は上記問題点を解決するためになされたもので１
％に外部から試験用のデータを入力しなくても、メモリ
例えばＲＡＭへのアドレス入力を設定するのみで該試験
用データのパターンを自動的に発生させる工うにしｔも
のである。

なお従来エリメモリの簡易試験パターンとして。

各メモリセルに書込まれるデータが１とＯとの交互の繰
返しをこ工って形成される試験パターン（通常チェッカ
ー・ボード・パターンと称する）が知られており、これ
によると比較的簡易な試験パターンであるにも拘らず、
メモリの故障部分を正確に検出することができるとされ
ているが１本発明では、メモリへのアドレス入力を設定
するのみで該試験用データのパターンとして、特にカカ
るチェッカー・ボード・パターンを自動的に発生させる
工うにし友ものである。

〔問題点を解決するための手段〕

そして上記問題点を解決する友めに本発明に工れば、メ
モリ及び該メモりの試験パターン発生回路を具備し、該
試験パターン発生回路にＧゴ、該メモ１月こ対するアド
レス入力信号のうちの最下位ビット信号が入力され、該
最下位ビット信号とコントロール信号とを論理処理する
ことに工って該メモリに対する試験パターンを発生させ
る工うにしｔ、メモリを内蔵する半導体集積回路が提供
される。

〔作用〕

上記構成に工れば、　１ｌＦＩＪえば該アドレス入力信
号がロウアドレスを指定する場合であれば、隣接する（
すなわち偶数と奇数の）ロウアドレスを指定する毎（こ
、該最下位ビット信号が０と１とを区互に繰返すｔめ、
このような最下位ビット信号と所定のコントロール信号
とを論理処理Ｔることによって例えば上記チェッカー・
ボード・パターンの＝うな所定の試験パターンを自動的
（こ発生させることができる。

〔実施　例〕

第１図は１本発明の１実施例として、メモリとしてＲＡ
Ｍを内蔵した半導体集積回路において。

該ＲＡＭＩと該ＲＡＭＩに対する試験パターン発生回路
部分２を示すもので、該ＲＡＭＩと接続される前記論理
回路の領域お工び該論理回路領域と該ＲＡＭとの接続回
路蚤；図示が省略されている。

この第１図に示されるＲＡＭは、アドレス入力信号によ
ってロウアドレスのみを指定するＲＡＭ（すなわちコラ
ムデコーディングを必要としないＲＡＭ）であつて、ア
ドレス信号入力端子から入力される各アドレス信号Ａ、
、Ａ、・・・・・・Ａｎはアドレスレジスタ１２．ロウ
デコーダ１３を通してメモリセルマトリックス１１に入
力され、所定のロウアドレスを指定する。一方接メモリ
セルマ）　ＩＪフックス１のデータ入力側お工びデータ
出力側ににそれぞｎライトアンプ１５とセンスアンプ１
７とが接続されており、該ライトアンプ１５０入力側に
は曹込みデータが入力されるデータ入力端子ｉ０゜、１
゜、・・・・・・ｉ□ユが設けられ、一方接センスアン
プ１７の出力側に６１読出しデータが出力されるデータ
出力端子Ｄ０゜＋Ｄ（１□・・・・・・Ｄｊｍが設けら
れる。

更に上述し九工つな構成のＲＡＭＩに対し試験用の書込
みデータを発生する試験パターン発生回路２が設けられ
る。そして該試験パターン発生回路２を構成するアンド
ゲート２３，２４，２５゜２６・・・・・・のうち、ア
ンドゲート２３お工び２４にに、それぞれ該ＲＡＭＩに
対するアドレス入力信号のうちの最下位ビット信号Ａ０
お工び該信号Ａ。をインバータ２１に工って反転した信
号へ〇が入力され、つづくアンドゲート２５お工び２６
１こは上記と１１逆にそれぞれ編お工びＡが入力され、
以下この順序で繰返し入力される。

更に上記アンドゲート２３お工び２４に（１１外部端子
ＣＮＴからのコントロール信号が、アンドゲート２３に
対してｆ；インバータ２２を通して入力され、アンドゲ
ート２４に対しては直接入力される。そして以下の各ア
ンドゲートにもこの順序で繰返し入力される。

次いで一対のアンドゲート２３．２４の出力はオアゲー
ト２７を通してＲＡＭＩのデータ入力端子ｔｏｏに入力
され、つづく一対のアンドゲート２５．２６の出力Ｇ；
オアゲート２８を通して次のデータ入力端子１゜、に入
力され、以下同様にして各オアゲートの出力は各データ
入力端子五〇。１１０□・・・・・・ｉｊｍに入力され
る。

Ｖｈま該ＲＡＭＩに対し所定のアドレス信号ＡＯＩＡ８
・・・・・・Ａｎが指定されて、例えば全アドレス信号
にＯ（ロウレベル）が入力されて該ＲＡＭＩのロウアド
レスが指定されワード線光が選択され九とする。このと
き該アドレス信号のうちの最下位ビット信号Ａ。は０（
ロウレベル）となっている。しｔがって試験パターン発
生回路２におけるアンドゲート２３．２６・・・・・・
に＆；該ロクレペルのアドレス信号Ａｏが直接入力され
、一方アンドゲート２４゜２５・・・・・・には該アド
レス信号編を反転したハイレベルの信号編が入力される
。

ここで、上記外部端子ＣＮ　Ｔ　ｖｈら該試験パターン
発生回路２に入力されるコントロール信号をロウレベル
舎こしておくと丁れば、該アンドゲート２３．２５にハ
該ロツレベルのコントロール信号を反転したハイレベル
の信号が入力され、一方ア７ドゲート２４．２’６に【
；該ロウレベルのコントロール信号が直接入力される。

この結果一対のアンドゲート２３，２４の出力Ｇ；共に
ロウレベルとなり、その結果オアゲート２７の出力もロ
ウレベルとなって該ロウレベルの信号がＲＡＭＩのデー
タ入力端子１０゜昏こ入力される。筐た次の一対のアン
ドゲート２５．２６については、アンドゲート２５の出
力がハイレベルとなり（アンドゲート２６の出力はロウ
レベルであるが）、その結果オアゲート２８の出力ヲ了
ハイレベルとなって該ハイレベルの信号がＲＡＭＩのデ
ータ入力端子１０□蛋こ入力される。以下、上記し友順
序で各データ入力端子ｉ。ｏ　＊　ｉｏ＋・・・・・・
ｉ、ｎｌ＋こ所定の書込みデータが入力され、該ＲＡＭ
Ｉに書込み制御信号が供給されること（こ工って、その
ワード線Ｗ。ｆこ対応する各メモリセルには、第２図（
ａ）に示す工うＧこ順次ｒｏ、１，０．１・・・・・・
」のエラに交互に変１ヒするデータが書き込まれる。

次いでアドレス信号の変化に工って仮にワード線Ｗ□が
選択されたとすると、このときに（ゴ該最下位ビット信
号へ〇は１〔ハイレベル〕となっており、以下上記と同
様の過程を経て、該ＲＡＭＩのワード線Ｗ□に対応する
各メモリセルに１１、同じく第２図（ａｌに示す工うに
順次ｒｌ、０，１．０・・・・・・」の工うに変化する
データが書き込まれ、以下同様番こして該ＲＡＭＩの各
メモリセルには第２図（ａｌＧこ示される工うな０と１
を交互に繰返す試験パターン（所謂上記し九チェッカー
・ボード・パターン）が書き込１れる。

なお上述した書き込み処理においては外部端子ＣＮＴか
ら該試験パターン発生回路に入力されるコントロール信
号をロウレベルとしているが、該コントロール信号を逆
にハイレベルと丁れば、該ＲＡＭＩの各メモリセルには
第２図（ｂｌに示される工うな第２図（ａｌに示される
各データを反転した別のチェッカー・ボード・パターン
が書き込まれる。

次に第３図Ｇ２．本発明の他の実施例として、アドレス
入力信号にエリロウアドレスとコラムアドレスを指定す
るＲＡＭ（すなわちコラムデコーディングを必要とする
ＲＡＭ）Ｇヒ、本発明を適用し友場合が示される。

すなわち第３図（こ示されるＲＡＭＩにｔゴ、第１図に
示されるメ七リセルマトリックス１１．アドレスレジス
タ１２．ロウデコーダ１３．ライトアンプ１５．センス
アンプ１７のほかにコラムデコーダ１４お工びコラムセ
レクタ１６が設けられる。

い１１例として該メモリセルマトリックス１１は４ワー
ド×４ビツトの物理的構成であるとし、該ＲＡＭ１ｆこ
供給されるアドレス信号Ａｇ　ｅ　Ａｌ　＋Ａ２は先ず
アドレスレジスタ１２２通り、七の後アドレス信号Ａｏ
（またを；ん）はコラムデコーダ１４に入力されて該ア
ドレス信号へ〇が１であるか０であるかに応じて所定の
コラムアドレスと指定し。

残りのアドレス信号Ａ、、Ａ、（１７ｍＧ；ｒＡ□、Ａ
８〕はロウデコーダ１３に入力され、所定のロウアドレ
スを指定する。

まｆｃ図示された例においてはライトアンプ１５に接続
されたデータ入力端子として２個の端子１゜。、１０１
が設けられ、一方センスアング１７ｔＣ接続さｎたデー
タ出力端子として同じく２個の端子ＤＧｏ　＋　Ｄ６１
が設けられていて２ビツトのデータを並列的に書込み又
は読出ｆ二うに（したがって８ワード×２ビツトに）構
成されており、コラムデコーダ１４〃為らの出力に応じ
てコラムセレクタ（２×２対中の各１対を選択する）１
６において選択された２対のピット線を通して所定のメ
モリセルに対するデータの書込み又は読出しが行われる
。

そして上述し友工りな構成のＲＡＭＩＩこ対し、試験用
の書込みデータを発生するため蚤こ試験パターン発生回
路３が設けられる。該回路３蚤こおいて。

３１は排他的ノアゲートであって、咳回路３１には、上
記ロウアドレス信号のうちの最下位ビット信号Ａ１と上
記コラムアドレス信号のうちの最下位ビット信号Ａ。（
本例でＧココラムアドレス信号を１１ケしかないので、
八〇が最下位ビットに相当）が入力される。そし忙該回
路３１はその入力信号がともをこ０又−；とｔ畳こ１で
あると１！１を出力し、それ以外のときは０を出力する
工う（こ構成される。

そして該回路３１の出力は、４個のアントゲ−）３４，
３５，３６．３７に対し直接に、又はインバータ３２を
介して入力され、更にこれらの各アンドゲート３４乃至
３７には、外部端子ＣＮＴからのコントロール信号も直
接に、又はインバータ３３’）介して入力される。そし
てアンドゲート３４．３５の出力側はオアゲート３８を
介してＲＡＭＩのデータ入力端＋１〇。に接続され、一
方アンドゲート３６．３７の出力側はオアゲート３９を
介してＲＡＭＩのデータ入力端子１０１に接続される。

いま該ＲＡＭＩＧこ対し所定の試験データを書込むにあ
たり、仮にアドレス信号Ａｓ　＝　Ａｔ　−Ａｘがとも
蚤こ０ときれ、所定のメモリセルが選択されたとする。

このときには該試験パターン発生回路３における排他的
ノアゲート３１の出力は１（ハイレベル）となり、これ
にエワてアンドゲート３４．３６（こけ該ハイレベルの
出力が直接入力され、一方アンドグー１−３５．３７に
は該ハイレベルの出力をインバータ３２にＬって反転Ｌ
７ｔロクレベルの出力が入力される。

ここで上記外部端子ＣＮＴから該回路３４こ入力される
コントロール信号をハイレベルにしておくとすれば、該
アントゲー七３４．３６ＧこＧ；該）１イレベルのコン
トロール信号が直接入力され、一方アン）”グー）３５
．３７にに該ハイレベルのコン）　１：Ｉ−ル信号’＆
インバータ３３％こ工って反転し九ロウレベルの信号が
入力される。

その結果アンドグー）３４．３６の出力がハイレベルと
なってそれぞれオアゲート３８，３９９通してＲＡＭＩ
のデータ入力端＋１〇。、１０１に入力され、該ＲＡＭ
Ｉに書込み制御信号が供給されることに工って、所定の
メモリセル、Ｔなわち第４図における最上段の行（すな
わちロウアドレス信号へ〇＋　Ａ２がとも＋ｃｏである
ことによって選択され丸打）のうち左から１番目と３番
目の列（すなわちコラムアドレス信号Ａｏが０であるこ
とに二って選択された２つの列）に対応するメモリセル
にそれぞれ書込みデータとして１が書込まれる。

同様にして仮にアドレス信号編お裏びＡ２が１とされ、
アドレス信号Ａ１のみが０とされたとすると。

各アンドゲート３４乃至３７の出力はすべてロウレベル
となってデータ入力端子１０゜、１０、に入力され、こ
れに工って第４図における３段目の行（すなわちロウア
ドレス信号Ａ２が１でありＡ１が０であることに１って
選択された行）のうち左から２番目と４番目の列（すな
わちコラムアドレス信号Ａ０が１であること（こ工って
選択された２つの列）に対応するメモリセルにそれぞれ
書込みデータとして０が書込まれる・ 以下同様にしてメモリセルマトリックス１１の各メモリ
セルにＧ；試験用データとして第４図に示される工うな
チェッカー・ボード・パターンが書込１れる。なシ外部
端子ＣＮＴから入力されるコントロール信号を上記とは
逆にロウレベルとすれば、各メモリセルに畳込まれるデ
ータも反転する。

なお図示は省略されているが、この種の半導体集積回路
を通常使用するときにＧ；、一般に１１論理回路領域４
側から該ＲＡＭＩに対する所定のアドレスに所定のデー
タが畳込まれる工うに構成されて匹るが、かかる通常使
用時のデータ書込みとは別に上述した工うな試験パター
ン発生回路３に二って試験用データの書込みが行われる
ものであり。

そのためには例えば該ＲＡＭのアドレス側お二びデータ
入力端子側に、適宜のコントロール信号に工って切換制
御される切換回路を設けて、該通常使用時のデータ書込
みと試験データの書込みとを切換える工う蚤こすればＬ
い。

〔発明の効果〕

本発明に工れば、各メモリセルマトリックスへの試験用
データの畳込みを行うにあ九つ、特定の書込みデータを
入力しなくても、単にアドレス入力を設定するのみでデ
ータの書込みをも容品に行うことができ、シ九がって例
えばＲＡＭの簡易試験パターンとして知られているチェ
ッカー・ボード・パターンをＲＡＭに書込む場合にも、
その九めに必！！な試験パターンを大巾に減少させるこ
とができる。

【図面の簡単な説明】

＠１図は１本発明の１実施例としての、メモリを内蔵し
た半導体集積回路における該メモリの試験パターン発生
回路部分を示すブロック図。 第２図（ａ）　、　Ｃｂ）ｆｒｌ　！　１図における試
験パターン発生回路に二って発生される試験パターンを
示す図。 第３図は１本発明の他の実施例としての、メモリを内蔵
した半導体集積回路における該メモリの試験パターン発
生回路部分を示すブロック図。 第４図は、第３図における試験パターン発生回路に二っ
て発生される試験パターンを示す図。 第５図ｆ１、この種のメモリを内蔵した半導体集積回路
の全体構成を概略的に例示する図である。 （符号の説明） １・・・・・・ＲＡＭ、１１・・・・・・メモリセルマ
トリックス、１２・・・・・・アドレスレジスタ、１３
・・・・・・ロウテコーダ、１４・・・・・・コラムデ
コーダ、１５・・・・・・ライトアンプ、１６・・・−
・・コラムセレクタ、１７・・・・・・センスアンプ、
２・・・・・・試験パターン発生回路、２１．２２・・
・・・・インバータ、２３，２４，２５゜２６・−・・
・・アンドゲート、２７．２８・・・・・・オアゲート
、３・・・・・・試験パターン発生回路、３１・・・・
・・排他的ノアゲート、３２．３３・・・・・・インバ
ータ。 ３４．３５，３６．３７・・・・・・アンドゲート。 ３８．３９・・・・・・オアゲート。 ４・・・・・・論理回路領域、４１・・・・・・カウン
タ。 ４２・・・・・・ＡＬＵ、５・・・・・・半導体集積回
路のチップ、６・・・・・・入出力回路。

Claims (1)

【特許請求の範囲】
1. １、メモリ及び該メモリの試験パターン発生回路を具備
   し、該試験パターン発生回路には、該メモリに対するア
   ドレス入力信号のうちの最下位ビット信号が入力され、
   該最下位ビット信号とコントロール信号とを論理処理す
   ることによって該メモリに対する試験パターンを発生さ
   せるようにしたことを特徴とする、メモリを内蔵した半
   導体集積回路。