JPS62195572A - 半導体テスト装置 - Google Patents

半導体テスト装置

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JPS62195572A
JPS62195572A JP61037745A JP3774586A JPS62195572A JP S62195572 A JPS62195572 A JP S62195572A JP 61037745 A JP61037745 A JP 61037745A JP 3774586 A JP3774586 A JP 3774586A JP S62195572 A JPS62195572 A JP S62195572A
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JP
Japan
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alu
register
circuit
shift
parity
Prior art date
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Pending
Application number
JP61037745A
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English (en)
Inventor
Hideshi Maeno
秀史 前野
Tetsuo Tada
多田　哲生
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to US07/017,079 priority patent/US4813043A/en
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Pending legal-status Critical Current

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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318385—Random or pseudo-random test pattern
    • G—PHYSICS
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    • G01R31/3181—Functional testing
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F2207/581—Generating an LFSR sequence, e.g. an m-sequence; sequence may be generated without LFSR, e.g. using Galois Field arithmetic
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体テスト装置に関し、特にその機能テ
スト用アルゴリズミックパターン発生回路の改良に関す
るものである。
〔従来の技術〕
第４図は従来の半導体テスト装置の機能テスト用アルゴ
リズミックパターン発生回路を示すブロック図である。
第４図において、１は基準となるデータを格納するペー
スデータレジスタ、２は定数演算を行なう際の定数を供
給する定数レジスタ、３ａは種々の算術論理演算を行な
う算術論理演算ユニット（ＡＬＵ）　、４はＡＬＵ３ａ
の入力を選択するセレクタ、５はＡＬＵ３ａの演算結果
を保持するためのＡＬＵ出力レジスタである。
次に動作について説明する。セレクタ４によりペースデ
ータレジスタ１側が選択された場合には、ＡＬＵ３ａに
おいてペースデータレジスタ１と定数レジスタ２の内容
に対して演算が行なわれ、その結果がＡＬＵ出力レジス
タ５に格納される。またセレクタ４によりＡＬＵ出力レ
ジスタ５側が選択された場合には、ＡＬＵ３ａにおいて
ＡＬＵ出力レジスタ５と定数レジスタ２の内容に対して
演算が行なわれ、その結果がＡＬＵ出力レジスタ５に格
納される。この場合にはＡＬＵ出力レジスタ５の内容は
順次更新される。
〔発明が解決しようとする問題点〕
従来の半導体テスト装置は以上のように構成されており
、アルゴリズミックパターン発生回路のＡＬＵの演算機
能は加算、減算、シフト、反転。
ＡＮＤ、ＯＲ等に限られており、疑似乱数などの複雑な
パターンを発生するには多数回の演算が必要となり、テ
ストを高速に行なえないという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、疑似乱数などの複雑な機能テストパターンに
対してもこれを高速に発生できる半導体テスト装置を得
ることを目的とする。
〔問題点を解決するための手゛段〕 この発明に係る半導体テスト装置は、ＡＬＵ出力レジス
タの任意のビット群に対しパリティ検出を行なうパリテ
ィ検出回路を設け、更にＡＬＵに、演算時にそのパリテ
ィ検出結果をシフトインする機能を設けるようにしたも
のである。
〔作用〕
この発明においては、ＡＬＵ出力レジスタの任意のビッ
ト群に対しパリティ検出が行なわれ、その検出結果がＡ
ＬＵにおける演算動作と同時に該ＡＬＵにシフトインさ
れて、ＡＬＵ出力レジスタが更新され、こうして疑似乱
数などの複雑なパターンが高速に発生されるものである
。
〔実施例〕
以下、この発明の一実施例を図について説明する。第１
図において、ペースデータレジスタ１゜定数レジスタ２
．セレクタ４は前述の第４図と同じものである。３は第
４図のＡＬＵ３　ａにシフトイン機能を加えたシフトイ
ン機能付ＡＬＵ、６はビット選択レジスタ、７はＡＮＤ
演算回路であり、８はパリティ検出回路である。
次に動作について説明する。ＡＬＵ出力レジスタ５の内
容はＡＮＤ演算回路７によりビット選択レジスタ６の内
容とのＡＮＤが取られパリティ検出回路８へ送られる。
パリティ検出回路８ではパリティの検出が行なわれ、そ
の結果はシフトイン機能付ＡＬＵ３へのシフトイン入力
として供給される。
疑似乱数を発生させる場合、ビット選択レジスタ６に適
切な値を設定することによりＡＬＵ出力レジスタ５から
パリティ検出回路８に供給されるビットを選択し、更に
シフトイン機能付ＡＬＵ３の演算をシフト演算に指定し
ておく。またセレクタ４もＡＬＵ出力レジスタ５側に指
定しておく。
この状態でこのアルゴリズミックパターン発生回路を動
作させると、ＡＬＵ出力レジスタ５の内容は順次シフト
され、そのシフトインビットとしてはパリティ検出回路
８の検出結果が設定される。
この動作が疑似乱数発生のアルゴリズムと等価であるこ
とを第２図及び第３図を用いて説明する。
第２図は４ビツトの疑似乱数発生回路の一例を示す回路
図である。第２図において、９は排他的論理和回路、１
０，１１，１２．１３はフリップフロップ回路を示す。
排他的論理和回路９は第１図のパリティ検出回路８に対
応し、フリップフロップ回路１０．１１．１２．１３は
第１図のＡＬＵ出力レジスタ５に対応している。また、
第２図では排他的論理和回路９に対してフリップフロッ
プ回路１３及び１０から入力が行なわれているが、これ
は第１図のビット選択レジスタ６に対し１００１　（２
進法）が設定されていることに対応している。
第２図において、クロックＣＬＫが与えられる毎にフリ
ップフロップ回路１０〜１３は次段へのシフト動作を行
ない、そのシフトビットとしてフリップフロップ回路１
３にパリティ検出結果が格納される。第３図はこの動作
をフリップフロップ回路１０，１１，１２．１３の内容
Ｑ３．Ｑ２゜Ｑｌ、ＱＯに着目して表したもので、初期
値（クロックサイクル０）としてＱ３＝１．Ｑ２＝Ｏ。
Ｑｌ−０，ＱＯ−０の状態から示している。クロックサ
イクル毎に乱数が更新されるが、クロックサイクル１５
でクロックサイクルＯと同じ内容にもどっている。つま
り、クロックサイクル１５以降はクロックサイクル０か
ら１４と同じ内容が繰返されるので、真の乱数ではなく
疑似乱数と呼ばれる。
第１図に示したブロック構成によれば、第２図に示した
ような疑似乱数発生器を任意に構成でき、高速に疑似乱
数を発生することができ、これにより半導体の機能テス
トを高速に実行でき、テストコストを低減できる。
なお、上記実施例ではシフトイン機能付ＡＬＵ３の演算
としてシフト演算を例に説明したが、加算、減算などの
演算時にキャリービット、ボロービットとして前述のパ
リティ検出結果を用いればさらに複雑なパターンを高速
に発生することができる。
〔発明の効果〕
以上のように、この発明によれば、ＡＬＵ出力レジスタ
の任意のビット群に対してパリティ検出を行ない、検出
結果をＡＬＵにシフトインするようにしたので、疑似乱
数等の複雑なパターンを高速に発生でき、半導体のテス
トを従来に比べ高速に実行できる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体テスト装置に
おける機能テスト用アルゴリズミックパターン発生回路
を示すブロック図、第２図は疑似乱数発生回路の一例を
示す回路図、第３図は第２図の疑似乱数発生回路の動作
結果を示す図、第４図は従来の機能テスト用アルゴリズ
ミンクパターン発生回路を示すブロック図である。 １はペースデータレジスタ、２は定数レジスタ、３はシ
フトイン機能付ＡＬＵ、４はセレクタ、５はＡＬＵ出力
レジスタ、６はビット選択レジスタ、７はＡＮＤ演算回
路、８はパリティ検出回路。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）機能テスト用アルゴリズミックパターン発生回路
    を有する半導体テスト装置において、上記機能テスト用
    アルゴリズミックパターン発生回路を、 シフトイン機能を有し、ベーステータ又は後述するＡＬ
    Ｕ出力レジスタの出力を用いて所定の算術論理演算を行
    なうＡＬＵと、 該ＡＬＵの出力を保持し、これを機能テスト用アルゴリ
    ズミックパターンとして出力するＡＬＵ出力レジスタと
    、 該ＡＬＵ出力レジスタの任意のビット群に対するパリテ
    イ検出を行ない、検出結果を上記ＡＬＵのシフトイン入
    力に入力するパリテイ検出回路とによって構成したこと
    を特徴とする半導体テスト装置。
JP61037745A 1986-02-21 1986-02-21 半導体テスト装置 Pending JPS62195572A (ja)

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JP61037745A JPS62195572A (ja) 1986-02-21 1986-02-21 半導体テスト装置
US07/017,079 US4813043A (en) 1986-02-21 1987-02-20 Semiconductor test device

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JP (1) JPS62195572A (ja)

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US4813043A (en) 1989-03-14

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