DE3237365A1 - Anordnung zur erzeugung von mustern von pruefsignalen bei einem pruefgeraet - Google Patents

Description

SIEMENS AKTIENGESELLSCHAFT - ^ Unser Zeichen Berlin und München ' VPA g₂ ρ , _{9 3 3} QE

Anordnung zur Erzeugung von Mustern von Prüfsignalen bei einem Prüfgerät .

Die Erfindung bezieht sich auf eine Anordnung zur Erzeugung von Mustern von PrüfSignalen bei einem Prüfgerät, die über Anschlußelemente einem zu testenden Prüfling zugeführt werden oder mit vom Prüfling abgegebenen über die Anschlußelemente übertragenen Ausgangssignalen verglichen werden.

Prüflinge mit einer Vielzahl von elektronischen Bauelementen, z.B. Flachbaugruppen, müssen vor dem Einbau z.B. in ein Datenverärbeitungssystem auf Fehlerfreiheit geprüft werden. Dazu werden sie mit Hilfe eines Prüfgeräts, das die zur Prüfung des Prüflings erforderlichen Prüfsignale erzeugt und die von dem Prüfling abgegebenen Ausgangssignale überprüft, getestet. Da mit derartigen Prüfgeräten, z.B. auch LSI Baugruppen getestet werden müssen, die mit hohen Geschwindigkeiten arbeiten, müssen die dazu notwendigen Prüfsignale im Prüfgerät ebenfalls mit hoher Geschwindigkeit erzeugt werden. Die Prüfsignale werden enfcweder über Anschlußelemente, z.B. Anschlußstifte, zum Prüfling übertragen oder mit vom Prüfling über die Anschlußelemente zum Prüfgerät übertragenen Ausgangssignale verglichen.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Anordnung zur Erzeugung von Mustern von Prüfsignalen anzugeben, durch die Prüfsignale in hoher Geschwindigkeit erzeugt werden und die trotzdem einen geringen Aufwand erfordert. Diese Aufgabe wird bei einer Anordnung der eingangs angegebenen Art dadurch gelöst, daß jedem Anschlußelement jeweils ein PrüfSignalgenerator zugeordnet ist,

Il 1 The - 7-10.1982

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in dem die dem.Anschlußelement.zugeordneten Prüfsignale in kodierter Form gespeichert sind, und daß eine Adressensteuerung vorgesehen ist, die die in dem Prüfsignalgenerator gespeicherten kodierten, dem Anschlußelement zugeordneten Prüfsignale in richtiger Reihenfolge adressiert.

Der Aufwand ist besonders gering, wenn eine zentrale Adressensteuerung für alle Prüfsignalgeneratoren vorgesehen ist.

Der Prüfsignalgenerator kann aus einem Speicher bestehen, in dem die dem Anschlußelement zugeordneten kodierten Prüfsignale gespeichert sind und der mit der Adressensteuerung verbunden ist und aus einem Decodierer, der mit dem Speieher verbunden ist und der die codierten Prüfsignale in unccdierte Prüfsignale umwandelt.

Der Speicher kann dann klein gehalten werden, wenn die Prüfsignale im Speicher durch zwei Bit derart kodiert sind, daß das eine Bit angibt, ob der logische Pegel des Prüfsignales gegenüber dem vorausgehenden Pegel wechselt und das zweite Bit angibt, ob der Decodierer am Ausgang diesen Wechsel ausführen soll. Dann müssen im Speicher gleiche kodierte Prüfsignale nur einmal gespeichert sein und die Aufeinanderfolge der Prüfsignale kann durch die in der Adressensteuerung gespeicherten Adressen erfolgen.

Der Aufwand für den Speicher kann noch weiter verringert werden, wenn das zweite Bit "nicht im Speicher der Prüf-Signalgeneratoren, sondern zentral in einem Speicher der Adressensteüerung gespeichert ist.

Zweckmäßig ist es, wenn der Decodierer so aufgebaut ist, daß er sowohl kodierte Prüfsignale decodieren kann, als auch gespeicherte Prüfsignale"unbeeinflußt übertragen kann.

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Die Adressensteuerung besteht zweckmäßigerweise aus einem Sequencer und einem vom Sequencer angesteuerten Mikroprogrammspeicher, in dem die Adressen des Speichers so gespeichert sind, daß der Speicher die Prüfsignale in gewünschter Reihenfolge abgibt. Die Reihenfolge'der Adressen im Mikroprogrammspeicher kann jederzeit geändert werden .

Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

An Hand von Ausführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigen
Fig. 1 ein Blockschaltbild der Anordnung, Fig. 2 eine erste Ausführungsform eines Decodierers, Fig. 3 eine zweite Ausführungsform des Decodierers, Fig. 4 eine Wahrheitstablle, aus der sich die Funktion der Decodierer ergibt,
Fig. 5 ein Beispiel der Aufeinanderfolge von kodierten PrüfSignalen.

Wie Fig. 1 zeigt, besteht ein Prüfsignalgenerator SCH jeweils aus einem Speicher PSP und einem Decodierer CD. Jeweils für ein Anschlußelement P ist jeweils ein Prüfsignalgenerator vorgesehen. Der Speicher PSP enthält die dem Anschlußelement Pl zugeordneten Prüfsignale in kodierter oder unkodierter Form. Die vom Speicher PSP abgegebenen Prüfsignale werden mit Hilfe des Decodierers CD decodiert und z.B. einer logischen Schaltung TS zugeführt. Der Ausgang der logischen Schaltung TS kann mit einem Sender verbunden sein, der die Prüfsignale auf das Anschlußelement P1 gibt bzw. mit einem Empfänger verbunden sein, der die Ausgangssignale vom Prüfling über das Anschlußelement empfängt und durch Vergleich bewertet. Im

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Ausführungsbeispiel der Fig. 1 ist nur der Sender SG dargestellt, nicht der Empfänger. Im folgenden wird deshalb nur dieser Fall erläutert.

Um die im Speicher PSP enthaltenen kodierten Prüfsignale in richtiger Reihenfolge an das zugeordnete Anschlußelement P abgeben zu können, ist eine Adressensteuerung vorgesehen. Im Ausführungsbeispiel der Fig. 1 ist für alle PrüfSignalgeneratoren SCH eine einzige zentrale Adressensteuerung vorgesehen. Diese besteht aus einem Sequencer SE und einem änderbaren Mikroprogrammspeicher MPS. Im Mikroprogrammspeicher MPS sind die Adressen für die Speicerh PSP der PrüfSignalgeneratoren gespeichert. Der Mikroprogramm-

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speicher MPS wird seinerseits von dem Sequencer SE adressiert .

Um die Erzeugung der Adressen zu beschleunigen, kann sowohl zwischen dem Sequencer SE und dem Mikroprogrammspeicher MPS ein Ztfischenregister PR1 als auch am Ende des Mikroprogrammspeichers MPS ein zweites Zwischenregister PR2 angeordnet sein. Auf diese Weise kann vom Sequencer SE bereits die Adresse des nächsten Mikroprogrammwortes im Mikro-Programmspeicher MPS erzeugt werden, während das vorhergehende Mikroprogrammwort erst aus dem Mikroprogrammspeicher MPS ausgelesen wird bzw. das vorhergehende Mikroprogrammwort kann noch im zweiten Zwischenregister PR2 gespeichert sein, während bereits das nächste Mikroprogrammwort aus dem Mikroprogrammspeicher MPS ausgelesen wird- Der Aufbau ^dressensteuerung mit Hilfe eines Sequencers SE, eines Mikroprogrammspeichers MPS und zweier Zwischenregister PR1 und PR2 ist als solcher bekannt. Der Sequencer kann z.B. ein AM2910 von Advanced Micro Devices sein.

Zwischen dem zweiten Zwischenregister PR2 und dem Speicher PSP des Prüfsignalgenerators kann ein Adressenregister ADR angeordnet sein, um in der Gesamtschaltung auftretende Laufzeiten auszugleichen. Das Adressenregister ADR ist jedoch nicht unbedingt notwendig, dessen Funktion kann auch von dem zweiten Zwischenregister PR2 übernommen werden. Sowohl die Adressensteuerung als auch der Prüfsignalgenerator werden mit Hilfe eines Taktes TO gesteuert.

Um gewünschte Prüfsignale über die Anschlußelemente P1 und P2 abzugeben,' adressiert der Sequencer SE den Mikroprogrammspeicher MPS. Dieser gibt die Adressen für den Speicher PSP ab, in dem die Prüfsignale in kodierter Form gespeichert sind. Der Decodierer CD wandelt die kodierten Prüfsignale in unkodierte Prüfsignale um, die über die logische Schaltung TS dem Sender SG zugeführt werden. Der Sender SG

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gibt dann die Prüfsignale am Anschlußelement P1 in einer Form ab, die für den Prüfling geeignet ist. Die Reihenfolge, in der. die Prüfsignale abgegeben werden, wird mit Hilfe des Sequencers SE und des Mikroprogrammspeichers MPS festgelegt.

Fig. 5 zeigt ein Beispiel für die Kodierung der Prüfsignale und für die erforderliche Speicherung der Prüfsignale im Speicher PSP. Es sei angenommen, daß über drei Anschlußelemente P1, P2 und P3 die in Spalte 1 der Figur angegebenen Prüfsignale übertragen werden sollen. Die Aufeinanderfolge der logischen Pegel der Prüfsignale ist wie der Dualcode aufgebaut. Diese Prüfsignale sind nun im Speicher PSP mit Hilfe zweier Bits kodiert. Das eine Bit gibt an, ob der logische Pegel des Prüfsignals sich gegenüber dem logischen Pegel des vorhergehenden Prüfsignals ändert; •dies wird durch das Bit I angegeben. Das andere Bit gibt an, ob der Decodierer CD diesem Wechsel des logischen Pegels ausführen soll; dieses Bit ist in Fig. 5 mit W bezeichnet.

Die kodierten Prüfsignale für die Anschlußelemente P1, P2, P3 ergeben sich aus Fig. 5 und sind mit W1I1, W2I2 und W3I3 benannt. In der ersten Zeile ist der Ausgangszustand dargestellt. Dabei ist der logische Pegel 0. Da im folgenden der Decodierer CD immer einen Wechsel des logischen Pegel ausführen soll, wenn ein solcher vorgelegen hat,ist jeweils das andere Bit W1, W2, W3 gesetzt, also 1. Für das Anschlußelement· P3 ändert sich der logische Pegel in jeder Zeile. Aus diesem Grunde ist 13 immer logisch 1. Für das Anschlußele.ment P2 ändert sich der logische Pegel des Prüfsignals nach jedem zweiten Prüfsignal. Entsprechend ändert sich das Bit 12 ebenfalls nach jedem zweiten Prüfsignal. Schließlich wechselt der logische Pegel für das Anschlußelement P1 nur einmal, nach dem vierten Prüfsignal. Ent-

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sprechend ist für das Bit 11 nur ein Wechsel, nämlich in der fünften Zeile gezeigt.

Werden die Kodierungen für WI auf Gleichheit überprüft, dann stellt man fest, daß die Kodierungen in Zeile 2, 4, .6,8 der Tabelle identisch ist. Diesen Kodierungen kann man somit eine einzige Adresse AD1 zuordnen. Entsprechend ist die Kodierung in Zeile 3 und Zeile 7 identisch. Auch hier ■ kann den beiden Kodierungen eine gemeinsame Adresse AD2 zugeordnet werden. Die weiteren Kodierungen unterscheiden sich, ihnen wird eine Adresse-.ADO und AD3 zugeordnet. Wenn also am den Anschlußelementen P die in Fig. 5 in Spalte angegebenen Prüfsignale erzeugt werden sollen, und zur Kodierung dieser Prüfsignale der in Fig. 5 angegebene Kode benutzt wird, dann müssen im Ausführungsbeispiel der Fig. im Speicher PSP nur vier Codeworte gespeichert werden, nämlich die, denen die Adresse ADO, AD1, AD2 und AD3 zugeordnet sind. Die richtige Reihenfolge der Prüfsignale nach Fig. 5 an den Anschlußelementen P wird dadurch erreicht, daß die Adressen ADO bis AD3 der in Spalte 2 der Fig. 5 angegebenen Reihenfolge von der Adressensteuerung erzeugt und an den Speicher PSP angelegt werden.

Da eine zentrale Adressensteuerung verwendet wird, müssen im Ausführungsbeispiel der Fig. 5 im Speiche· PSP jeweils vier kodierte Prüfzeichen gespeichert sein. Würde eine dezentrale Adressensteuerung verwendet werden, müßten für das Anschlußelement P1 z.B. nur zwei kodierte Prüfzeichen gespeichert werden.
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Die in den Speichern PSP gespeicherten Prüfsignale, die durch zwei Bit W und I kodiert sind, müssen bevor sie den Anschlußelementen P zugeführt werden, decodiert werden. Dies erfolgt mit Hilfe des Decodierers CD. Er wandelt die logischen Pegel der kodierten Prüfsignaie wieder in den

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logischen Pegel des Prüfsignales um.

Eine e.rste Schaltungsanordnung für den Decodierer CD ergibt sich aus Fig. 2. Diese besteht aus einem D_Kippglied DK, einem ersten Multiplexer MU1 und einem zweiten Multiplexer MU2. Dem Steuereingang des zweiten Multiplexers MU-2 wird das Bit W, dem Steuereingang des ersten Multiplexers MUl das Bit I zugeführt- Das Bit I liegt weiterhin am ersten Eingang des Multiplexers MU2 an. Der zweite Eingang des Multiplexers MU2 ist mit dem Ausgang des Multiplexers MU1 verbunden- Der Ausgang des Multiplexers MU2 ist an den D Eingang des Kippgliedes DK angeschlossen. Der Ausgang Q des Kippgliedes DK, der den Ausgang für das Prüfsignal bildet, ist mit dem ersten Eingang des Multiplexers MU1 verbunden, der invertierende Ausgang des Kippgliedes DK ist an dem zweiten Eingang des Mulitplexers .MU1 angeschlossen. Dem Takteingang des bistabilen KippgliedesDK wird der Takt TO zugeführt.

Aus der Wahrheitstabelle-der Fig. 4 ergibt.sich, welches Ausgangssignal sich am Ausgang des Decodierers ergibt, wenn die entsprechenden Bit W und I am Eingang anliegen. Der Wert des Ausgangssignals ist in Spalte 3 dargestellt. Wenn das Bit W logisch 0 ist, dann ändert der Decodierer nach 25Fig. 2 den Wert des Bits I nicht. Ist dagegen der logische Wert des Bits W4, dann erscheint am Ausgang des Decodierers der Wert des vorhergehenden Prüfsignales, der noch im Kippglied DK gespeichert ist, wenn das Bit I logisch 0 ist, dagegen der invertierte Wert des vorhergehenden Signales, wenn Bit I den logischen Wert 1 hat.

Mit der Schaltungsanordnung gemäß Fig. 2 ist es somit möglich, das Bit I unverändert zum Ausgang durchzuschalten, es ist aber auch möglich, dieses Bit I, das die Wechselinformation enthält, wieder zu decodieren. Dies geschieht in

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Abhängigkeit des Bits W. Der Ausgang A des Kodierers nach Fig. 2 ist mit der Torschaltung TS verbunden, der weitere Signale S1, S2, S3 und S4 zugeführt werden können. Diese Signale S werden dann zum Sender SG durchgeschaltet,wenn entsprechende Freigabesignale EM1 bis EN4 vorliegen. Tritt dagegen das Signal am Ausgang A auf, dann wird dieses auf jeden Fall zum Sender SG durchgeschaltet, da am anderen Eingang der entsprechenden UND-Schaltung eine logische 1 anliegt. Schließlich wird dem Rücksetzeingang R des Kippgliedes DK ein Rücksetzsignal RT zu Beginn zugeführt, um das Kippglied DK auf einen definierten Ausgangszustand zu bringen.

Eine andere mögliche .Ausführungsform des Decodierers CD ergibt sich aus Fig. 3- Hier ist als Decodierer ein JK Kippglied dargestellt. Dessen Funktion ergibt sich ebenfalls aus der Wahrheitstabelle der Fig. 4 und zwar aus Spalte Das JK Kippgliedgibt an seinem Ausgang B die in Spalte angegebenen logischen Werte ab, wenn die in Spalte 1 und Spalte 2 für W und I anliegenden Werte vorliegen.

9 Patentansprüche
5 Figuren

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Claims (9)

1. ₈₂ ρ _t g₃g

   Patentansprüche

   Anordnung zur Erzeugung von Mustern von PrüfSignalen bei einem Prüfgerät, die über Anschlußelemente einem zu testenden Prüfling zugeführt werden oder mit vom Prüfling abgegebenen über die Anschlußelemente übertragenen Ausgangssignalen verglichen werden, dadurch g e k e η η zeichnet , daß jedem Anschlußelement (P) jeweils ein Prüfsignalgenerator (PSP, CD) zugeordnet ist, in dem die dem Anschlußelement (P) zugeordneten Prüfsignale in kodierter Form gespeichert sind und daß eine Adressensteuerung (SE, MPS) vorgesehen ist, die die im Prüfsignalgenerator gespeicherten kodierten dem Anschlußelement (P) zugeordneten Prüfsignale in der richtigen Reihenfolge adressiert.
2. 2. Anordnung nach Anspruch 1, dadurch g e k e η η zeichnet , daß nur eine zentrale Adressensteuerung für alle PrüfSignalgeneratoren vorgesehen ist.
3. 3. Anordnung nach Anspruch 1 oder 2, g e k e η η zeichnet durch den Prüfsignalgenerator aus einem Speicher (PSP), in dem die dem Änschlußelement (P) zugeordneten kodierten Prüfsignale gespeichert sind und der mit der Adressensteuerung (SE,MPS) verbunden ist, und aus einem Decodierer (CD), der mit dem Speicher verbunden ist und der die kodierten Prüfsignale in unkodierte Prüfsignale umwandelt.
4. 4. Anordnung, nach Anspruch 3, dadurch g e k e η η zeichnet , daß die Prüfsignale im Speicher (PSP) durch zwei Bit derart kodiert sind, daß das eine Bit (I) angibt, ob der logische Pegel des Prüfsignals gegenüber dem vorausgehenden Prüfsignal wechselt und das zweite Bit (W) angibt, ob der Decodierer am Ausgang diesen Wechsel ausführen soll.

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5. 5 - Anordnung nach Anspruch 3, dadurch g e k e η η zeichnet , daß die Prüfsignale derart kodiert sind, daß das eine Bit (I) angibt, ob der logische Pegel des Prüfsignals gegenüber dem vorausgehenden Prüfsignal wechselt und das zweite Bit (W) angibt, ob der Decodierer am Ausgang diesen Wechsel ausführen soll, und daß das eine Bit (I) im Speicher (PSP) jedes Prüfsignalgenerators (PSP, CD) gespeichert ist, während das andere Bit (W) in einem Speicher (MPS) der Adressensteuerung (SE₁MPS) für alle PrüfSignalgeneratoren gemeinsam gespeichert ist.
6. 6. Anordnung nach Anspruch 4 oder 5, dadurch ge kennzeichnet , daß der Decodierer (CD) so aufgebaut ist, daß er die im Speicher (PSP) gespeicherten Prüfsignale sowohl decodieren kann als auch unbeeinflußt übertragen kann.
7. 7. Anordnung nach Anspruch 6 gekennzeich net durch den Decodierer (CD) aus einem D-Kippglied (DK), dessen Takteingang ein Taktsignal (TO) zugeführt wird und das am Ausgang (A) das Prüfsignal abgibt, aus einem ersten Multiplexer (MU1), an dessen Steuereingang (G) das eine Bit (I) anliegt, dessen erster Eingang mit dem Ausgang des D-Kippgliedes (Q) und dessen zweiter Eingang mit dem invertierenden Ausgang des D-Kippgliedes verbunden ist und aus einem zweiten Multiplexer (MU2), an dessen Steuereingang (G) das andere Bit (W) anliegt, dessen Ausgang mit dem D Eingang des D-Kippgliedes (DK) verbunden ist, an dessen einem Eingang das eine Bit (I) anliegt und dessen anderer Eingang mit dem Ausgang des ersten Multiplexers (MU1) verbunden ist.
8. 8. Anordnung nach Anspruch 6, dadurch g e k e η η zeichnet , daß der Decodierer (CD) aus einem JK-Kippglied besteht.

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9. 9. Anordnung nach einem der vorhergehenden Ansprüche,

   gekennzeichnet durch die Adressensteuerung aus einem Sequencer (SE) und einem vom Sequencer angesteuerten Mikroprogrammspeicher (MPS), in dem die Adressen für den Speicher (PSP) gespeichert sind.