JP2813237B2 - Ｉｃ試験用クロック遅延時間の設定方法 - Google Patents

Ｉｃ試験用クロック遅延時間の設定方法

Info

Publication number
JP2813237B2
JP2813237B2 JP2150339A JP15033990A JP2813237B2 JP 2813237 B2 JP2813237 B2 JP 2813237B2 JP 2150339 A JP2150339 A JP 2150339A JP 15033990 A JP15033990 A JP 15033990A JP 2813237 B2 JP2813237 B2 JP 2813237B2
Authority
JP
Japan
Prior art keywords
pin
delay time
data
pin group
pins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2150339A
Other languages
English (en)
Other versions
JPH0442072A (ja
Inventor
寧 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP2150339A priority Critical patent/JP2813237B2/ja
Priority to US07/713,996 priority patent/US5305329A/en
Priority to DE69125751T priority patent/DE69125751T2/de
Priority to EP91109108A priority patent/EP0460603B1/en
Priority to KR1019910009454A priority patent/KR960000615B1/ko
Publication of JPH0442072A publication Critical patent/JPH0442072A/ja
Application granted granted Critical
Publication of JP2813237B2 publication Critical patent/JP2813237B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G01R31/3191—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、IC（半導体集積回路）試験装置のタイミ
ング発生器にICの各ピンについての試験用クロックのタ
イミンググレートパルスに対する遅延時間を設定する方
法に関する。
「従来の技術」 IC試験装置においては、タイミング発生器からのクロ
ックにもとづいてパターン発生器から試験パターンデー
タを得、その試験パターンデータのうちの印加パターン
データからタイミング発生器からのクロックにもとづい
て信号波形を形成し、その信号波形をECLレベルやTTLレ
ベルなどの信号電圧に変換してICの必要なピンに供給す
るとともに、これによってICのピンに得られた信号電圧
を基準電圧と比較し、その比較出力をタイミング発生器
からのクロックにもとづいて上記の試験パターンデータ
のうちの期待値パターンデータと論理比較するというよ
うに、タイミング発生器から各種の試験用クロックを得
る必要がある。
この試験用クロックは、一般にタイミングレートパル
スにもとづいて形成し、しかもIC試験装置の回路系や伝
送系の遅延時間がICの各ピンにつき必ずしも同一でない
などのために、あるピンについての試験用クロックはタ
イミングレートパルスに対して時間遅れのないものに
し、別のピンについての試験用クロックはタイミングレ
ートパルスに対して時間τ１だけ遅れたものにし、さら
に別のピンについての試験用クロックはタイミングレー
トパルスに対して時間τ２だけ遅れたものにするという
ように、試験用クロックのタイミングレートパルスに対
する遅延時間を各ピンごとに設定する。
従来、この遅延時間の設定は、各ピンについてアドレ
スを順次指定して各ピンについての遅延時間のデータを
遅延時間設定用メモリに順次書き込むという方法によっ
て行っている。
第５図は、この従来の設定方法を実現する装置の一例
で、ICの上記の遅延時間を設定すべきピンの総数が32で
（以後、ピンP1,P2,P3…P32とする）、かつ遅延時間デ
ータを32ビットにする場合である。
テスタプロセッサ10とタイミング発生器20が８ビット
のデータバス30によって接続され、タイミング発生器20
にはインタフェース部にラッチ回路21および22と遅延時
間設定用メモリ23が設けられ、遅延時間設定用メモリ23
は32＝25のアドレスにそれぞれ32ビットの遅延時間デー
タを書き込むことができるものにされる。
そして、第６図に示すように、試験開始信号TSに続い
てインタフェースクロックCK1およびCK2によりテスタプ
ロセッサ10からラッチ回路21にそれぞれ８ビットのデー
タが転送され、その総計16ビットのうちの５ビットがピ
ンP1についてのアドレスデータとして遅延時間設定用メ
モリ23のアドレス端子ADRに供給されるとともに、次い
でインタフェースクロックCK3,CK4,CK5およびCK6により
テスタプロセッサ10からラッチ回路22にピンP1について
の総計32ビットの遅延時間データがそれぞれ８ビットず
つ転送され、これが遅延時間設定用メモリ23のデータ入
力端子Diに供給されることによって、遅延時間設定用メ
モリ23の書込イネーブル端子▲▼に供給される書込
イネーブル信号WEにより、データ取込期間の後のデータ
書込期間内において、ピンP1についての総計32ビットの
遅延時間データが遅延時間設定用メモリ23のピンP1につ
いてのアドレスに書き込まれ、以後同様にピンP2,P3…P
32についての遅延時間データが遅延時間設定用メモリ23
に順次書き込まれる。
図示していないが、このように遅延時間設定用メモリ
23に書き込まれたピンP1,P2,P3…P32についての遅延時
間データが遅延時間設定用メモリ23のデータ出力端子Do
から読み出され、その読み出された遅延時間データにも
とづいてピンP1,P2,P3…P32についての試験用クロック
が形成される。
「発明が解決しようとする課題」 しかしながら、上述した従来の設定方法においては、
各ピンについての遅延時間データを各ピンについてアド
レスを順次指定して遅延時間設定用メモリ23に順次書き
込むので、一つのピンについてテスタプロセッサ10から
タイミング発生器20に遅延時間設定用メモリ23のアドレ
スデータおよび遅延時間データを取り込むのに要する時
間をTx、一つのピンについて遅延時間設定用メモリ23に
遅延時間データを書き込むのに要する時間をTy、遅延時
間を設定すべきピンの総数をＮとすると、すべてのピン
について遅延時間を設定するにはＮ（Tx＋Ty）の時間を
要するというように、遅延時間の設定に長い時間がかか
る不都合がある。
そこで、この発明は、IC試験装置のタイミング発生器
にICの各ピンについての試験用クロックのタイミングレ
ートパルスに対する遅延時間を設定する方法において、
短い時間で遅延時間を設定することができるようにした
ものである。
「課題を解決するための手段」 この発明においては、試験するICの各ピンについての
試験用クロックのタイミングレートパルスに対する遅延
時間を同一にするピンを同一のピングループに帰属させ
たときの、各ピンが各ピングループに属するか否かを示
すデータのテーブルを、あらかじめピングループテーブ
ルメモリに格納し、次に、上記ピングループテーブルメ
モリから各ピングループごとに順次、そのピングループ
に各ピンが属するか否かを示すデータを読み出し、その
読み出したデータにもとづいて各ピングループごとに順
次、そのピングループに属するピンについてのみアドレ
スを順次指定して、そのピングループに属する各ピンに
ついての上記遅延時間のデータを遅延時間設定用メモリ
に書き込む。
「作 用」 上記の方法をとる、この発明の設定方法においては、
一つのピングループについてテスタプロセッサからタイ
ミング発生器にピングループテーブルメモリの書込アド
レスデータおよび各ピンがそのピングループに属するか
否かを示すデータを取る込むのに要する時間をTx、一つ
のピングループについて各ピンがそのピングループに属
するか否かを示すデータをピングループテーブルメモリ
に書き込むのに要する時間をTy、一つのピングループに
ついてテスタプロセッサからタイミング発生器にピング
ループテーブルメモリの続出アドレスデータおよびその
ピングループに属する各ピンについての遅延時間データ
を取り込むのに要する時間をTx、一つのピンについて遅
延時間設定用メモリに遅延時間データを書き込むのに要
する時間をTy、遅延時間を設定すべきピンの総数をＮ、
ピングループの総数をＭとすると、すべてのピンについ
て遅延時間を設定するのに要する時間は、 Ｍ（Tx＋Ty）＋Ｍ・Tx＋Ｎ・Ty ＝2M・Tx＋（Ｍ＋Ｎ）Ty…（１） となり、実際上、TxがTyに比べてかなり長く、かつＭが
Ｎに比べてかなり小さくなることから、従来の設定方法
に比べて著しく短い時間で遅延時間を設定することがで
きる。
「実施例」 第１図は、この発明の設定方法を実現する装置の一例
で、ICの上記の遅延時間を設定すべきピンの総数が32で
（以後、ピンP1,P2,P3…P32とする）、かつ遅延時間デ
ータを32ビットにする場合である。
テスタプロセッサ10とタイミング発生器20が８ビット
のデータバス30によって接続され、タイミング発生器20
にはインタフェース部に、ラッチ回路21,22、遅延時間
設定用メモリ23、ピングループテーブルメモリ24、フリ
ップフロップ群25、プライオリティエンコーダ26および
デコーダ27が設けられ、遅延時間設定用メモリ23は32＝
25のアドレスにそれぞれ32ビットの遅延時間データを書
き込むことができるものにされ、ピングループテーブル
メモリ24は後述するデータテーブルを格納することがで
きるものにされ、フリップフロップ群25は32個のフリッ
プフロップによって構成される。
一例として、試験用クロックのタイミングレートパル
スに対する遅延時間は、ピンP1,P2,P5,P10およびP32に
ついては互いに等しくし、ピンP3,P8,P17およびP29につ
いては互いに等しくし、ピンP4,P12,P27およびP28につ
いては互いに等しくし、ピンP6,P7,P13,P18およびP30に
ついては互いに等しくし、ピンP9,P15,P20,P21およびP2
6については互いに等しくし、ピンP11,P14,P19,P23およ
びP24については互いに等しくし、ピンP16,P22,P25およ
びP31については互いに等しくする。したがって、この
とき、試験用クロックのタイミングレートパルスに対す
る遅延時間を同一にするピンを同一のピングループに帰
属させたときの各ピングループとこれに属する各ピンと
の関係は、第３図に示すようになる。
そして、第２図では示していないが、インタフェース
クロックCK1およびCK2によりテスタプロセッサ10からラ
ッチ回路21にそれぞれ８ビットのデータが転送され、そ
の総計16ビットのうちの５ビットがピングループG1につ
いてのアドレスデータとしてピングループテーブルメモ
リ24のアドレス端子ADRに供給されるとともに、次いで
インタフェースクロックCK3,CK4,CK5およびCK6によりテ
スタプロセッサ10からラッチ回路22にピンP1〜P32がそ
れぞれピングループG1に属するか否かを示す総計32ビッ
トのデータがそれぞれ８ビットずつ転送され、これがピ
ングループテーブルメモリ24のデータ入力端子Diに供給
されることによって、ピンP1〜P32がそれぞれピングル
ープG1に属するか否かを示す総計32ビットのデータがピ
ングループテーブルメモリ24のピングループG1について
のアドレスに書き込まれ、以後同様に、ピンP1〜P32が
それぞれピングループG2,G3…G7に属するか否かを示
す、それぞれ総計32ビットのデータがピングループテー
ブルメモリ24に順次書き込まれる。第４図は、このよう
にしてピングループテーブルメモリ24に格納されたデー
タテーブルを示すものである。
ここで、一つのピングループについてテスタプロセッ
サ10からタイミング発生器20にピングループテーブルメ
モリ24の書込アドレスデータおよびピンP1〜P32がその
ピングルーブに属するか否かを示すデータを取り込むの
に要する時間をTx、一つのピングループについてピンP1
〜P32がそのピングルーブに属するか否かを示すデータ
をピングループテーブルメモリ24に書き込むのに要する
時間をTyとすると、ピングループの総数Ｍが７であるの
で、ピングループテーブルメモリ24に上記のデータテー
ブルを格納するのに要する時間は７（Tx＋Ty）となる。
次に、第２図に示すように、インタフェースクロック
CK1およびCK2によりテスタプロセッサ10からラッチ回路
21にそれぞれ８ビットのデータが転送され、その総計16
ビットのうちの５ビットがピングループG1についてのア
ドレスデータとしてピングループテーブルメモリ24のア
ドレス端子ADRに供給されてピングループテーブルメモ
リ24のピングループG1についてのアドレスからデータ出
力端子Doを通じてピンP1〜P32がそれぞれピングルーブG
1に属するか否かを示す総計32ビットのデータが読み出
されるとともに、インタフェースクロックCK3,CK4,CK5
およびCK6によりテスタプロセッサ10からラッチ回路22
にピングループG1に属するピンP1,P2,P5,P10およびP32
についての総計32ビットの遅延時間データがそれぞれ８
ビットずつ転送され、これが遅延時間設定用メモリ23の
データ入力端子Diに供給される。
そして、ピングループG1については、まずインタフェ
ースクロックCK6の後において、フリップフロップ群25
にセットパルスSTPが供給されることによりピングルー
プテーブルメモリ24からフリップフロップ群25にピンP1
〜P32がそれぞれピングループG1に属するか否かを示す
総計32ビットのデータがセットされ、プライオリティエ
ンコーダ26において、その総計32ビットのデータにおい
てデータ内容が“1"になる最下位のビットが検出され
て、そのビットに応じた５ビットのデータが形成され、
この５ビットのデータがアドレスデータとして遅延時間
設定用メモリ23のアドレス端子ADRに供給されて、遅延
時間設定用メモリ23の書込イネーブル端子▲▼に書
込イネーブル信号WEが供給されることにより、ピングル
ープG1に属する各ピンについての総計32ビットの遅延時
間データが遅延時間設定用メモリ23の、その５ビットの
データによって指定されたアドレスに書き込まれる。
すなわち、上記の例においては、セットパルスSTPに
よってピングループテーブルメモリ24からフリップフロ
ップ群25にセットされる総計32ビットのデータにおいて
データ内容が“1"になる最下位のビットは第４図のデー
タテーブル中の最上段から明らかなように32ビット中の
ピンP1に対応する最下位ビットであるから、プライオリ
ティエンコーダ26からピンP1についてのアドレスデータ
が得られ、遅延時間設定用メモリ23のピンP1についての
アドレスにピンP1についての総計32ビットの遅延時間デ
ータが書き込まれる。
次いで、デコーダ27にイネーブル信号ENが供給される
ことによりデコーダ27においてプライオリティエンコー
ダ26からの５ビットのアドレスデータが32ビットのデー
タにデコードされ、その32ビットのデータがフリップフ
ロップ群25の32個のフリップフロップのリセット端子Ｒ
に供給されることにより、上記の例においては、上述し
たようにフリップフロップ群25にセットされた総計32ビ
ットのデータにおいて上記のようにデータ内容が“1"に
なっていた最下位ビットのデータ内容が“0"に変更さ
れ、これによりプライオリティエンコーダ26からの５ビ
ットのアドレスデータがピンP2についてのアドレスを指
定するものにされて、遅延時間設定用メモリ23のピンP2
についてのアドレスにピンP2についての総計32ビットの
遅延時間データが書き込まれる。以下、同様にしてピン
グループG1に属する他のピンP5,P10およびP32について
の遅延時間データが遅延時間設定用メモリ23に順次書き
込まれる。
その後、図示していないが、ピングループG1と同様に
して、ピングループG2,G3…G7について、テスタプロセ
ッサ10からタイミング発生器20にピングループテーブル
メモリ24の続出アドレスデータおよびそのピングループ
に属する各ピンについての遅延時間データが順次取り込
まれ、遅延時間設定用メモリ23にそのピングループに属
する各ピンについての遅延時間データが順次書き込まれ
る。
したがって、一つのピングループについてテスタプロ
セッサ10からタイミング発生器20にピングルーブテーブ
ルメモリ24の続出アドレスデータおよびそのピングルー
プに属する各ピンについての遅延時間データを取り込む
のに要する時間をTx、一つのピンについて遅延時間設定
用メモリ23に遅延時間データを書き込むのに要する時間
をTyとすると、遅延時間を設定すべきピンの総数Ｎが3
2、ピングループの総数Ｍが７であるから、ピングルー
プテーブルメモリ24にデータテーブルを格納した後の、
すべてのピンについて遅延時間を設定するのに要する時
間は7Tx＋32Tyとなり、上述したようにピングループテ
ーブルメモリ24にデータテーブルを格納するのに要する
時間を７（Tx＋Ty）とすると、すべてのピンについて遅
延時間を設定するのに要する時間は、ピングルーブテー
ブルメモリ24にデータテーブルを格納するのに要する時
間を含めて、 ７（Tx＋Ty）＋7Tx＋32Ty＝14Tx＋39Ty …（２） となる。
具体的に、Txが700ナノ秒、Tyが300ナノ秒とすると、
すべてのピンについて遅延時間を設定するのに要する時
間は、この発明の上記の例においては21500ナノ秒にな
り、従来の設定方法においては32000ナノ秒になること
から、この発明の上記の例においては従来の設定方法に
比べてかなり短くなる。ICの多ピン化に伴い、実際上、
遅延時間を設定すべきピンの総数Ｎは32よりかなり多い
ので、この発明によれば従来の設定方法に比べて著しく
短い時間で遅延時間を設定することができる。
「発明の効果」 上述したように、この発明によれば、IC試験装置のタ
イミング発生器にICの各ピンについての試験用クロック
のタイミングレートパルスに対する遅延時間を短い時間
で設定することができる。
【図面の簡単な説明】
第１図は、この発明の設定方法を実現する装置の一例を
示すブロック図、第２図は、その動作の説明に供するタ
イムチャート、第３図は、そのピングループの一例を示
す図、第４図は、そのピングループテーブルメモリに格
納されるデータテーブルの一例を示す図、第５図は、従
来の設定方法を実現する装置の一例を示すブロック図、
第６図は、その動作の説明に供するタイムチャートであ
る。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】試験するICの各ピンについての試験用クロ
    ックのタイミングレートパルスに対する遅延時間を同一
    にするピンを同一のピングループに帰属させたときの、
    各ピンが各ピングループに属するか否かを示すデータの
    テーブルを、あらかじめピングループテーブルメモリに
    格納し、 次に、上記ピングループテーブルメモリから各ピングル
    ープごとに順次、そのピングループに各ピンが属するか
    否かを示すデータを読み出し、その読み出したデータに
    もとづいて各ピングループごとに順次、そのピングルー
    プに属するピンについてのみアドレスを順次指定して、
    そのピングループに属する各ピンについての上記遅延時
    間のデータを遅延時間設定用メモリに書き込む、 IC試験用クロック遅延時間の設定方法。
JP2150339A 1990-06-08 1990-06-08 Ｉｃ試験用クロック遅延時間の設定方法 Expired - Fee Related JP2813237B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2150339A JP2813237B2 (ja) 1990-06-08 1990-06-08 Ｉｃ試験用クロック遅延時間の設定方法
US07/713,996 US5305329A (en) 1990-06-08 1991-05-31 Delay data setting circuit and method
DE69125751T DE69125751T2 (de) 1990-06-08 1991-06-04 Schaltkreis und Verfahren zur Festlegung von Verzögerungsdaten
EP91109108A EP0460603B1 (en) 1990-06-08 1991-06-04 Delay data setting circuit and method
KR1019910009454A KR960000615B1 (ko) 1990-06-08 1991-06-08 지연데이타 설정회로 및 설정방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2150339A JP2813237B2 (ja) 1990-06-08 1990-06-08 Ｉｃ試験用クロック遅延時間の設定方法

Publications (2)

Publication Number Publication Date
JPH0442072A JPH0442072A (ja) 1992-02-12
JP2813237B2 true JP2813237B2 (ja) 1998-10-22

Family

ID=15494840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2150339A Expired - Fee Related JP2813237B2 (ja) 1990-06-08 1990-06-08 Ｉｃ試験用クロック遅延時間の設定方法

Country Status (5)

Country Link
US (1) US5305329A (ja)
EP (1) EP0460603B1 (ja)
JP (1) JP2813237B2 (ja)
KR (1) KR960000615B1 (ja)
DE (1) DE69125751T2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365528A (en) * 1992-04-03 1994-11-15 At&T Bell Laboratories Method for testing delay faults in non-scan sequential circuits
JP3192278B2 (ja) * 1993-06-10 2001-07-23 富士通株式会社 プリント板配線試験処理方法
US5544175A (en) * 1994-03-15 1996-08-06 Hewlett-Packard Company Method and apparatus for the capturing and characterization of high-speed digital information
JP2889113B2 (ja) * 1994-04-26 1999-05-10 インターナショナル・ビジネス・マシーンズ・コーポレイション 遅延発生装置、デ−タ処理システム及びデ−タ伝送システム
TW343282B (en) * 1996-06-14 1998-10-21 Adoban Tesuto Kk Testing device for a semiconductor device
JPH10170603A (ja) * 1996-12-13 1998-06-26 Ando Electric Co Ltd Ｉｃテスタのキャリブレーション方法
EP1085335A1 (en) * 1999-09-14 2001-03-21 Alcatel Method and apparatus for testing integrated circuits with automatic test equipment

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493079A (en) * 1982-08-18 1985-01-08 Fairchild Camera & Instrument Corp. Method and system for selectively loading test data into test data storage means of automatic digital test equipment
DE3237365A1 (de) * 1982-10-08 1984-04-12 Siemens AG, 1000 Berlin und 8000 München Anordnung zur erzeugung von mustern von pruefsignalen bei einem pruefgeraet
JPS6089773A (ja) * 1983-08-01 1985-05-20 フエアチアイルド　カメラ　アンド　インストルメント　コ−ポレ−シヨン 自動テスト方式における信号のタイミングを動的に制御する方法及び装置
US4730318A (en) * 1986-11-24 1988-03-08 International Business Machines Corporation Modular organized storage tester
US4837521A (en) * 1987-07-02 1989-06-06 Schlumberger Systems & Services, Inc. Delay line control system for automatic test equipment

Also Published As

Publication number Publication date
JPH0442072A (ja) 1992-02-12
EP0460603B1 (en) 1997-04-23
KR960000615B1 (ko) 1996-01-10
EP0460603A3 (en) 1992-07-01
DE69125751T2 (de) 1997-09-18
EP0460603A2 (en) 1991-12-11
DE69125751D1 (de) 1997-05-28
US5305329A (en) 1994-04-19

Similar Documents

Publication Publication Date Title
US4369511A (en) Semiconductor memory test equipment
JPH0760400B2 (ja) 論理回路の診断方法
US20020162055A1 (en) Trace circuit
JPH07110357A (ja) 半導体ｉｃ試験装置
JP2813237B2 (ja) Ｉｃ試験用クロック遅延時間の設定方法
US6898722B2 (en) Parallel data transfer method and system of DDR divided data with associated transfer clock signal over three signal lines
JPH02100737A (ja) データ転送制御装置
JP3479653B2 (ja) テスト装置
EP0196083A2 (en) Logic circuit
JP2976276B2 (ja) タイミング発生器
JPS61280100A (ja) メモリ試験装置
JPS59178667A (ja) メモリ装置
JP4151241B2 (ja) 半導体試験装置のピンレジスタ回路
JPH0391195A (ja) メモリ回路
JPS648384B2 (ja)
JPH02306500A (ja) 半導体記憶装置のテスト回路
SU1377784A1 (ru) Устройство функционального контрол логических блоков
JP3102600B2 (ja) Ｉｃテスタ
JP3459542B2 (ja) シリアルデータ転送装置
JP2568268B2 (ja) データ列発生回路及びその回路を用いたメモリテスト装置
JPS6153579A (ja) 論理回路機能試験機
JPH0821240B2 (ja) Ｒｏｍ内部情報チエツク回路
JPH0769395B2 (ja) Ｒａｍ内蔵ｌｓｉチップの試験方式
JPH0215145B2 (ja)
JPS58114142A (ja) 論理装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees