JPH0442072A - Ｉｃ試験用クロック遅延時間の設定方法 - Google Patents
Ｉｃ試験用クロック遅延時間の設定方法Info
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- JPH0442072A JPH0442072A JP2150339A JP15033990A JPH0442072A JP H0442072 A JPH0442072 A JP H0442072A JP 2150339 A JP2150339 A JP 2150339A JP 15033990 A JP15033990 A JP 15033990A JP H0442072 A JPH0442072 A JP H0442072A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、ＩＣ（半導体集積回路）試Ｍ装置のタイミ
ング発生器にＩＣの各ピンについての試験用クロックの
タイミングレートパルスに対スる遅延時間を設定する方
法に関する。
ング発生器にＩＣの各ピンについての試験用クロックの
タイミングレートパルスに対スる遅延時間を設定する方
法に関する。
「従来の技術」
ＩＣ試験装置においては、タイミング発生器からのクロ
ックにもとづいてパターン発生器から試験パターンデー
タを得、その試験パターンデータのうちの印加パターン
データからタイミング発生器からのクロックにもとづい
て信号波形を形成し、その信号波形をＥＣＬレヘレベＴ
ＴＬレヘレベどの信号電圧に変換してＩＣの必要なピン
に供給するとともに、これによってＩＣのピンに得られ
た信号電圧を基準電圧と比較し、その比較出力をタイミ
ング発生器からのクロックにもとづいて上記の試験パタ
ーンデータのうちの期待値パターンデータと論理比較す
るというように、タイミング発生器から各種の試験用ク
ロックを得る必要がある。
ックにもとづいてパターン発生器から試験パターンデー
タを得、その試験パターンデータのうちの印加パターン
データからタイミング発生器からのクロックにもとづい
て信号波形を形成し、その信号波形をＥＣＬレヘレベＴ
ＴＬレヘレベどの信号電圧に変換してＩＣの必要なピン
に供給するとともに、これによってＩＣのピンに得られ
た信号電圧を基準電圧と比較し、その比較出力をタイミ
ング発生器からのクロックにもとづいて上記の試験パタ
ーンデータのうちの期待値パターンデータと論理比較す
るというように、タイミング発生器から各種の試験用ク
ロックを得る必要がある。
この試験用クロックは、一般にタイミングレートパルス
にもとづいて形成し、しかもＩＣ試験装置の回路系や伝
送系の遅延時間がＩＣの各ピンにつき必ずしも同一でな
いなどのために、あるピンについての試験用クロックは
タイミングレートパルスに対して時間遅れのないものに
し、別のピンについての試験用クロックはタイミングレ
ートパルスに対して時間τ、だけ遅れたものにし、さら
に別のピンについての試験用クロックはタイミングレー
トパルスに対して時間τ２だけ遅れたものにするという
ように、試験用クロックのタイミングレートパルスに対
する遅延時間を各ピンごとに設定する。
にもとづいて形成し、しかもＩＣ試験装置の回路系や伝
送系の遅延時間がＩＣの各ピンにつき必ずしも同一でな
いなどのために、あるピンについての試験用クロックは
タイミングレートパルスに対して時間遅れのないものに
し、別のピンについての試験用クロックはタイミングレ
ートパルスに対して時間τ、だけ遅れたものにし、さら
に別のピンについての試験用クロックはタイミングレー
トパルスに対して時間τ２だけ遅れたものにするという
ように、試験用クロックのタイミングレートパルスに対
する遅延時間を各ピンごとに設定する。
従来、この遅延時間の設定は、各ピンについてアドレス
を順次指定して各ピンについての遅延時間のデータを遅
延時間設定用メモリに順次書き込むという方法によって
行っている。
を順次指定して各ピンについての遅延時間のデータを遅
延時間設定用メモリに順次書き込むという方法によって
行っている。
第５図は、この従来の設定方法を実現する装置の一例で
、ＩＣの上記の遅延時間を設定すべきピンの総数が３２
で（以後、ピンＰＩ、Ｐ２．Ｐ３・・・Ｐ３２とする）
、かつ遅延時間データを３２ピントにする場合である。
、ＩＣの上記の遅延時間を設定すべきピンの総数が３２
で（以後、ピンＰＩ、Ｐ２．Ｐ３・・・Ｐ３２とする）
、かつ遅延時間データを３２ピントにする場合である。
テスタプロセッサ１０とタイミング発生器２０が８ビツ
トのデータバス３０によって接続され、タイミング発生
器２０にはインタフェース部にラッチ回路２１および２
２と遅延時間設定用メモリ２３が設けられ、遅延時間設
定用メモリ２３は３２＝２Ｓのアドレスにそれぞれ３２
ビツトの遅延時間データを書き込むことができるものに
される。
トのデータバス３０によって接続され、タイミング発生
器２０にはインタフェース部にラッチ回路２１および２
２と遅延時間設定用メモリ２３が設けられ、遅延時間設
定用メモリ２３は３２＝２Ｓのアドレスにそれぞれ３２
ビツトの遅延時間データを書き込むことができるものに
される。
そして、第６図に示すように、試験開始信号ＴＳに続い
てインタフェースクロックＣＫＩおよびＣＫ２によりテ
スタプロセンサ１０からラッチ回路２１にそれぞれ８ビ
ツトのデータが転送され、その総計１６ビツトのうちの
５ビツトがピンＰ１についてのアドレスデータとして遅
延時間設定用メモリ２３のアドレス端子ＡＤＲに供給さ
れるとともに、次いでインタフェースクロックＣＫ３゜
ＣＫ４．ＣＫ５およびＣＫ６によりテスタプロセッサ１
０からラッチ回路２２にピンＰ１についての総計３２ビ
ツトの遅延時間データがそれぞれ８ビツトずつ転送され
、これが遅延時間設定用メモＩＪ２３のデータ入力端子
Ｄｉに供給されることによって、遅延時間設定用メモリ
２３の書込イネーブル端子ＷＥに供給される書込イネー
ブル信号ＷＥにより、データ取込期間の後のデータ書込
期間内において、ピンＰｌについての総計３２ビツトの
遅延時間データが遅延時開設定用メモリ２３のピンＰ１
についてのアドレスに書き込まれ、以後同様にピンＰ２
．Ｐ３・・・Ｐ３２についての遅延時間データが遅延時
間設定用メモリ２３に順次書き込まれる。
てインタフェースクロックＣＫＩおよびＣＫ２によりテ
スタプロセンサ１０からラッチ回路２１にそれぞれ８ビ
ツトのデータが転送され、その総計１６ビツトのうちの
５ビツトがピンＰ１についてのアドレスデータとして遅
延時間設定用メモリ２３のアドレス端子ＡＤＲに供給さ
れるとともに、次いでインタフェースクロックＣＫ３゜
ＣＫ４．ＣＫ５およびＣＫ６によりテスタプロセッサ１
０からラッチ回路２２にピンＰ１についての総計３２ビ
ツトの遅延時間データがそれぞれ８ビツトずつ転送され
、これが遅延時間設定用メモＩＪ２３のデータ入力端子
Ｄｉに供給されることによって、遅延時間設定用メモリ
２３の書込イネーブル端子ＷＥに供給される書込イネー
ブル信号ＷＥにより、データ取込期間の後のデータ書込
期間内において、ピンＰｌについての総計３２ビツトの
遅延時間データが遅延時開設定用メモリ２３のピンＰ１
についてのアドレスに書き込まれ、以後同様にピンＰ２
．Ｐ３・・・Ｐ３２についての遅延時間データが遅延時
間設定用メモリ２３に順次書き込まれる。
図示していないが、このように遅延時間設定用メモリ２
３に書き込まれたピンＰＬ、Ｐ２．Ｐ３・・・Ｐ３２に
ついての遅延時間データが遅延時間設定用メモリ２３の
データ出力端子ＤＯから読み出され、その読み出された
遅延時間データにもとづいてピンＰＩ、Ｐ２．Ｐ３・・
・Ｐ３２についての試験用クロックが形成される。
３に書き込まれたピンＰＬ、Ｐ２．Ｐ３・・・Ｐ３２に
ついての遅延時間データが遅延時間設定用メモリ２３の
データ出力端子ＤＯから読み出され、その読み出された
遅延時間データにもとづいてピンＰＩ、Ｐ２．Ｐ３・・
・Ｐ３２についての試験用クロックが形成される。
「発明が解決しようとする課題Ｊ
しかしながら、上述した従来の設定方法においては、各
ピンについての遅延時間データを各ピンについてアドレ
スを１＠次指定して遅延時間設定用メモリ２３に順次書
き込むので、一つのピンについてテスタプロセッサ１０
からタイミング発生器２０に遅延時間設定用メモリ２３
のアドレスデータおよび遅延時間データを取り込むのに
要する時間をＴｙ、一つのピンについて遅延時間設定用
メモリ２３に遅延時間データを書き込むのに要する時間
をＴｙ、遅延時間を設定すべきピンの総数をＮとすると
、すべてのピンについて遅延時間を設定するにはＮ （
Ｔｘ＋Ｔｙ）の時間を要するというように、遅延時間の
設定に長い時間がかかる不都合がある。
ピンについての遅延時間データを各ピンについてアドレ
スを１＠次指定して遅延時間設定用メモリ２３に順次書
き込むので、一つのピンについてテスタプロセッサ１０
からタイミング発生器２０に遅延時間設定用メモリ２３
のアドレスデータおよび遅延時間データを取り込むのに
要する時間をＴｙ、一つのピンについて遅延時間設定用
メモリ２３に遅延時間データを書き込むのに要する時間
をＴｙ、遅延時間を設定すべきピンの総数をＮとすると
、すべてのピンについて遅延時間を設定するにはＮ （
Ｔｘ＋Ｔｙ）の時間を要するというように、遅延時間の
設定に長い時間がかかる不都合がある。
そこで、この発明は、ＩＣ試験装置のタイミング発生器
にＩＣの各ピンについての試験用クロックのタイミング
レートパルスに対する遅延時間を設定する方法において
、短い時間で遅延時間を設定することができるようにし
たものである。
にＩＣの各ピンについての試験用クロックのタイミング
レートパルスに対する遅延時間を設定する方法において
、短い時間で遅延時間を設定することができるようにし
たものである。
「課題を解決するための手段」
この発明においては、試験するＩＣの各ピンについての
試験用クロックのタイミングレートパルスに対する遅延
時間を同一にするピンを同一のピングループに帰属させ
たときの、各ピンが各ピングループに属するか否かを示
すデータのテーブルを、あらかしめピングループテーブ
ルメモリに格納し、次に、上記ピングループテーブルメ
モリから各ピングループごとに順次、そのピングループ
に各ピンが属するか否かを示すデータを読み出し、その
読み出したデータにもとづいて各ピングループごとに順
次、そのピングループに属するピンについてのみアドレ
スを順次指定して、そのピングループに属する各ピンに
ついての上記遅延時間のデータを遅延時間設定用メモリ
に書き込む。
試験用クロックのタイミングレートパルスに対する遅延
時間を同一にするピンを同一のピングループに帰属させ
たときの、各ピンが各ピングループに属するか否かを示
すデータのテーブルを、あらかしめピングループテーブ
ルメモリに格納し、次に、上記ピングループテーブルメ
モリから各ピングループごとに順次、そのピングループ
に各ピンが属するか否かを示すデータを読み出し、その
読み出したデータにもとづいて各ピングループごとに順
次、そのピングループに属するピンについてのみアドレ
スを順次指定して、そのピングループに属する各ピンに
ついての上記遅延時間のデータを遅延時間設定用メモリ
に書き込む。
「作 用」
上記の方法をとる、この発明の設定方法においては、一
つのピングループについてテスタプロセッサからタイミ
ング発生器にピングループテーブルメモリの書込アドレ
スデータおよび各ピンがそのピングループに属するか否
かを示すデータを取り込むのに要する時開をＴｘ、一つ
のピングループについて各ピンがそのピングループに属
するか否かを示すデータをピングループテーブルメモリ
に書き込むのに要する時間をＴ、ｙ、一つのピングルー
プについてテスタプロセッサからタイミング発生器にピ
ングループテーブルメモリの続出アドレスデータおよび
そのピングループに属する各ピンについての遅延時間デ
ータを取り込むのに要する時間をＴｘ、一つのピンにつ
いて遅延時間設定用メモリに遅延時間データを書き込む
のに要する時間をＴｙ、遅延時間を設定すべきピンの総
数をＮ、ピングループの総数をＭとすると、すべてのピ
ンについて遅延時間を設定するのに要する時間は、 Ｍ （Ｔｘ＋Ｔｙ）＋Ｍ−Ｔｘ＋Ｎ−Ｔｙ＝２Ｍ−Ｔ
ｘ＋ （Ｍ＋Ｎ）Ｔｙ ＝−（１）となり
、実際上、ＴｘがＴｙに比べてかなり長く、かつＭがＮ
に比べてかなり小さくなることから、従来の設定方法に
比べて著しく短い時間で遅延時間を設定することができ
る。
つのピングループについてテスタプロセッサからタイミ
ング発生器にピングループテーブルメモリの書込アドレ
スデータおよび各ピンがそのピングループに属するか否
かを示すデータを取り込むのに要する時開をＴｘ、一つ
のピングループについて各ピンがそのピングループに属
するか否かを示すデータをピングループテーブルメモリ
に書き込むのに要する時間をＴ、ｙ、一つのピングルー
プについてテスタプロセッサからタイミング発生器にピ
ングループテーブルメモリの続出アドレスデータおよび
そのピングループに属する各ピンについての遅延時間デ
ータを取り込むのに要する時間をＴｘ、一つのピンにつ
いて遅延時間設定用メモリに遅延時間データを書き込む
のに要する時間をＴｙ、遅延時間を設定すべきピンの総
数をＮ、ピングループの総数をＭとすると、すべてのピ
ンについて遅延時間を設定するのに要する時間は、 Ｍ （Ｔｘ＋Ｔｙ）＋Ｍ−Ｔｘ＋Ｎ−Ｔｙ＝２Ｍ−Ｔ
ｘ＋ （Ｍ＋Ｎ）Ｔｙ ＝−（１）となり
、実際上、ＴｘがＴｙに比べてかなり長く、かつＭがＮ
に比べてかなり小さくなることから、従来の設定方法に
比べて著しく短い時間で遅延時間を設定することができ
る。
Ｕ実施例」
第１図は、この発明の設定方法を実現する装置の一例で
、ＩＣの上記の遅延時間を設定すべきピンの総数が３２
で（以後、ピンＰＩ、Ｐ２．Ｐ３・・・Ｐ３２とする）
、かつ遅延時間データを３２ビツトにする場合である。
、ＩＣの上記の遅延時間を設定すべきピンの総数が３２
で（以後、ピンＰＩ、Ｐ２．Ｐ３・・・Ｐ３２とする）
、かつ遅延時間データを３２ビツトにする場合である。
テスタプロセッサ１０とタイミング発生器２０が８ビツ
トのデータバス３０によって接続され、タイミング発生
器２０にはインタフェース部に、ラッチ回路２１，２２
、遅延時間設定用メモリ２３、ピングループテーブルメ
モリ２４、フリップフロ、ブ群２５、プライオリティエ
ンコーダ２６およびデコーダ２７が設けられ、遅延時間
設定用メモリ２３は３２＝２’のアドレスにそれぞれ３
２ピントの遅延時間データを書き込むことができるもの
にされ、ピングループテーブルメモリ２４は後述するデ
ータテーブルを格納することができるものにされ、フリ
ップフロップ群２５は３２個のフリップフロップによっ
て構成される。
トのデータバス３０によって接続され、タイミング発生
器２０にはインタフェース部に、ラッチ回路２１，２２
、遅延時間設定用メモリ２３、ピングループテーブルメ
モリ２４、フリップフロ、ブ群２５、プライオリティエ
ンコーダ２６およびデコーダ２７が設けられ、遅延時間
設定用メモリ２３は３２＝２’のアドレスにそれぞれ３
２ピントの遅延時間データを書き込むことができるもの
にされ、ピングループテーブルメモリ２４は後述するデ
ータテーブルを格納することができるものにされ、フリ
ップフロップ群２５は３２個のフリップフロップによっ
て構成される。
−例として、試験用クロックのタイミングレートパルス
に対する遅延時間は、ピンＰ１．Ｐ２゜Ｐ５．ＰＩＯお
よびＰ３２については互いに等しくし、ピンＰ３．Ｐ８
．ＰＩ７およびＰ２９については互いに等しくし、ピン
Ｐ４．Ｐ１２ Ｐ２７およびＰ２８については互いに
等しくし、ピンＰ６．Ｐ７．Ｐ１３ ＰＩ８およびＰ
２Ｏについては互いに等しくし、ピンＰ９．Ｐ１５．ｐ
’；：ｏ。
に対する遅延時間は、ピンＰ１．Ｐ２゜Ｐ５．ＰＩＯお
よびＰ３２については互いに等しくし、ピンＰ３．Ｐ８
．ＰＩ７およびＰ２９については互いに等しくし、ピン
Ｐ４．Ｐ１２ Ｐ２７およびＰ２８については互いに
等しくし、ピンＰ６．Ｐ７．Ｐ１３ ＰＩ８およびＰ
２Ｏについては互いに等しくし、ピンＰ９．Ｐ１５．ｐ
’；：ｏ。
Ｐ２１およびＰ２６については互いに等しくし、ピンｐ
Ｈ，ＰＩ３．ＰＩ３．Ｐ２３およびＰ２４については互
いに等しくし、ピンＰ１６ Ｐ２２、Ｐ２５およびＰ
３１については互いに等しくする。したがって、このと
き、試験用クロックのタイミングレートパルスに対する
遅延時間を同一にするピンを同一のピングループに帰属
させたときの各ピングループとこれに属する各ピンとの
関係は、第３図に示すようになる。
Ｈ，ＰＩ３．ＰＩ３．Ｐ２３およびＰ２４については互
いに等しくし、ピンＰ１６ Ｐ２２、Ｐ２５およびＰ
３１については互いに等しくする。したがって、このと
き、試験用クロックのタイミングレートパルスに対する
遅延時間を同一にするピンを同一のピングループに帰属
させたときの各ピングループとこれに属する各ピンとの
関係は、第３図に示すようになる。
そして、第２図では示していないが、インタフェースク
ロックＣＫＩおよびＣＫ２によりテスタプロセッサｌＯ
からラッチ回路２１にそれぞれ８ビツトのデータが転送
され、その総計１６ビツトのうちの５ビツトがピングル
ープＧ１についてのアドレスデータとしてピングループ
テーブルメモリ２４のアドレス端子ＡＤＲに供給される
とともに、次いでインタフェースクロックＣＫ３．ＣＫ
４、ＣＫ５およびＣＫ６によりテスタプロセッサ１０か
らラッチ回路２２にピンＰ１−Ｐ３２がそれぞれピング
ループＧ１に属するか否かを示す総計３２ビツトのデー
タがそれぞれ８ビツトずつ転送され、これがピングルー
プテーブルメモリ２４のデータ入力端子Ｄｉに供給され
ることによって、ピンＰ１〜Ｐ３２がそれぞれピングル
ープＧ１に属するか否かを示す総計３２ビツトのデータ
がピングループテーブルメモリ２４のピングループＧ１
についてのアドレスに書き込まれ、以後同様に、ピンＰ
１〜Ｐ３２がそれぞれピングループ０２Ｇ３・・・Ｇ７
に属するか否かを示す、それぞれ総計３２ビツトのデー
タがピングループテーブルメモリ２４に順次書き込まれ
る。第４図は、このようにしてピングループテーブルメ
モリ２４に格納されたデータテーブルを示すものである
。
ロックＣＫＩおよびＣＫ２によりテスタプロセッサｌＯ
からラッチ回路２１にそれぞれ８ビツトのデータが転送
され、その総計１６ビツトのうちの５ビツトがピングル
ープＧ１についてのアドレスデータとしてピングループ
テーブルメモリ２４のアドレス端子ＡＤＲに供給される
とともに、次いでインタフェースクロックＣＫ３．ＣＫ
４、ＣＫ５およびＣＫ６によりテスタプロセッサ１０か
らラッチ回路２２にピンＰ１−Ｐ３２がそれぞれピング
ループＧ１に属するか否かを示す総計３２ビツトのデー
タがそれぞれ８ビツトずつ転送され、これがピングルー
プテーブルメモリ２４のデータ入力端子Ｄｉに供給され
ることによって、ピンＰ１〜Ｐ３２がそれぞれピングル
ープＧ１に属するか否かを示す総計３２ビツトのデータ
がピングループテーブルメモリ２４のピングループＧ１
についてのアドレスに書き込まれ、以後同様に、ピンＰ
１〜Ｐ３２がそれぞれピングループ０２Ｇ３・・・Ｇ７
に属するか否かを示す、それぞれ総計３２ビツトのデー
タがピングループテーブルメモリ２４に順次書き込まれ
る。第４図は、このようにしてピングループテーブルメ
モリ２４に格納されたデータテーブルを示すものである
。
ここで、一つのピングループについてテスタプロセッサ
１０からタイミング発生器２０にピングループテーブル
メモリ２４の書込アドレスデータおよびピンＰ１〜Ｐ３
２がそのピングループに属するか否かを示すデータを取
り込むのに要する時間をＴｘ、一つのピングループにつ
いてピンＰ１〜Ｐ３２がそのピングループに属するか否
かを示すデータをピングループテーブルメモリ２４に書
き込むのに要する時間をＴｙとすると、ピングループの
総数Ｍが７であるので、ピングループテーブルメモリ２
４に上記のデータテーブルを格納するのに要する時間は
７ （Ｔｘ＋Ｔｙ）となる。
１０からタイミング発生器２０にピングループテーブル
メモリ２４の書込アドレスデータおよびピンＰ１〜Ｐ３
２がそのピングループに属するか否かを示すデータを取
り込むのに要する時間をＴｘ、一つのピングループにつ
いてピンＰ１〜Ｐ３２がそのピングループに属するか否
かを示すデータをピングループテーブルメモリ２４に書
き込むのに要する時間をＴｙとすると、ピングループの
総数Ｍが７であるので、ピングループテーブルメモリ２
４に上記のデータテーブルを格納するのに要する時間は
７ （Ｔｘ＋Ｔｙ）となる。
次に、第２図に示すように、インタフェースクロックＣ
ＫＩおよびＣＫ２によりテスタプロセッサ１０からラッ
チ回路２１にそれぞれ８ビツトのデータが転送され、そ
の総計１６ビツトのうちの５ビツトがピングループＧ１
についてのアドレスデータとしてピングループテーブル
メモリ２４のアドレス端子ＡＤＲに供給されてピングル
ープテーブルメモリ２４のピングループＧｌについての
アドレスからデータ出力端子Ｄｏを通してピンＰｌ〜Ｐ
３２がそれぞれピングループＧ１に属するか否かを示す
総計３２ピントのデータが読み出されるとともに、イン
タフェースクロックＣＫ３゜ＣＫ４．ＣＫ５およびＣＫ
６によりテスタプロセッサ１０からラッチ回路２２にピ
ングループＧ１に属するピンＰｉ、Ｐ２．Ｐ５．ＰＩＯ
およびＰ３２についての総計３２ビツトの遅延時間デー
タがそれぞれ８ビツトずつ転送され、これが遅延時間設
定用メモリ２３のデータ入力端子Ｄｉに供給される。
ＫＩおよびＣＫ２によりテスタプロセッサ１０からラッ
チ回路２１にそれぞれ８ビツトのデータが転送され、そ
の総計１６ビツトのうちの５ビツトがピングループＧ１
についてのアドレスデータとしてピングループテーブル
メモリ２４のアドレス端子ＡＤＲに供給されてピングル
ープテーブルメモリ２４のピングループＧｌについての
アドレスからデータ出力端子Ｄｏを通してピンＰｌ〜Ｐ
３２がそれぞれピングループＧ１に属するか否かを示す
総計３２ピントのデータが読み出されるとともに、イン
タフェースクロックＣＫ３゜ＣＫ４．ＣＫ５およびＣＫ
６によりテスタプロセッサ１０からラッチ回路２２にピ
ングループＧ１に属するピンＰｉ、Ｐ２．Ｐ５．ＰＩＯ
およびＰ３２についての総計３２ビツトの遅延時間デー
タがそれぞれ８ビツトずつ転送され、これが遅延時間設
定用メモリ２３のデータ入力端子Ｄｉに供給される。
そして、ピングループＧｌについては、まずインタフェ
ースクロックＣＫ６の後において、フリツブフロップ群
２５にセントパルスＳＴＰが供給されることによりピン
グループテーブルメモリ２４からフリツブフロップ群２
５にピンＰ１〜Ｐ３２がそれぞれピングループＧ１に属
するか否かを示す総計３２ビツトのデータがセットされ
、プライオリティエンコーダ２６において、その総計３
２ビツトのデータにおいてデータ内容が“１”になる最
下位のビットが検出されて、そのビットに応じた５ビツ
トのデータが形成され、この５ビ。
ースクロックＣＫ６の後において、フリツブフロップ群
２５にセントパルスＳＴＰが供給されることによりピン
グループテーブルメモリ２４からフリツブフロップ群２
５にピンＰ１〜Ｐ３２がそれぞれピングループＧ１に属
するか否かを示す総計３２ビツトのデータがセットされ
、プライオリティエンコーダ２６において、その総計３
２ビツトのデータにおいてデータ内容が“１”になる最
下位のビットが検出されて、そのビットに応じた５ビツ
トのデータが形成され、この５ビ。
トのデータがアドレスデータとして遅延時間設定用メモ
リ２３のアドレス端子ＡＤＲに供給されて、遅延時間設
定用メモリ２３の書込イネーブル端子ＷＥに書込イネー
ブル信号ＷＥが供給されることにより、ピングループＧ
１に属する各ピンについての総計３２ビツトの遅延時間
データが遅延時間設定用メモリ２３の、その５ビツトの
データによって指定されたアドレスに書き込まれる。
リ２３のアドレス端子ＡＤＲに供給されて、遅延時間設
定用メモリ２３の書込イネーブル端子ＷＥに書込イネー
ブル信号ＷＥが供給されることにより、ピングループＧ
１に属する各ピンについての総計３２ビツトの遅延時間
データが遅延時間設定用メモリ２３の、その５ビツトの
データによって指定されたアドレスに書き込まれる。
すなわち、上記の例においては、セットパルスＳＴＰに
よってピングループテーブルメモリ２４からフリツブフ
ロップ群２５にセントされる総計３２ビツトのデータに
おいてデータ内容が１″になる最下位のビットは第４図
のデータテーブル中の最上段から明らかなように３２ピ
ント中のピンＰ１に対応する最下位ビットであるから、
プライオリティエンコーダ２６からピンＰ１についての
アドレスデータが得られ、遅延時間設定用メモＩＪ ２
３のピンＰＩについてのアドレスにピンＰ１についての
総計３２ビツトの遅延時間データが書き込まれる。
よってピングループテーブルメモリ２４からフリツブフ
ロップ群２５にセントされる総計３２ビツトのデータに
おいてデータ内容が１″になる最下位のビットは第４図
のデータテーブル中の最上段から明らかなように３２ピ
ント中のピンＰ１に対応する最下位ビットであるから、
プライオリティエンコーダ２６からピンＰ１についての
アドレスデータが得られ、遅延時間設定用メモＩＪ ２
３のピンＰＩについてのアドレスにピンＰ１についての
総計３２ビツトの遅延時間データが書き込まれる。
次いで、デコーダ２７にイネーブル信号ＥＮが供給され
ることによりデコーダ２７においてプライオリティエン
コーダ２６からの５ビツトのアドレスデータが３２ビツ
トのデータにデコードされ、その３２ビツトのデータが
フリップフロップ群２５の３２個のフリップフロップの
リセット端子Ｒに供給されることにより、上記の例にお
いては、上述したようにフリップフロップ群２５にセッ
トされた総計３２ビツトのデータにおいて上記のように
データ内容が“１″になっていた最下位ビットのデータ
内容が“Ｏ”に変更され、これによりプライオリティエ
ンコーダ２６からの５ビツトのアドレスデータがピンＰ
２についてのアドレスを指定するものにされて、遅延時
間設定用メモリ２３のピンＰ２についてのアドレスにピ
ンＰ２についての総計３２ビツトの遅延時間データが書
き込まれる。以下、同様にしてピングループＧｌに属す
る他のピンＰ５．ＰＩＯおよびＰ３２についての遅延時
間データが遅延時間設定用メモリ２３に順次書き込まれ
る。
ることによりデコーダ２７においてプライオリティエン
コーダ２６からの５ビツトのアドレスデータが３２ビツ
トのデータにデコードされ、その３２ビツトのデータが
フリップフロップ群２５の３２個のフリップフロップの
リセット端子Ｒに供給されることにより、上記の例にお
いては、上述したようにフリップフロップ群２５にセッ
トされた総計３２ビツトのデータにおいて上記のように
データ内容が“１″になっていた最下位ビットのデータ
内容が“Ｏ”に変更され、これによりプライオリティエ
ンコーダ２６からの５ビツトのアドレスデータがピンＰ
２についてのアドレスを指定するものにされて、遅延時
間設定用メモリ２３のピンＰ２についてのアドレスにピ
ンＰ２についての総計３２ビツトの遅延時間データが書
き込まれる。以下、同様にしてピングループＧｌに属す
る他のピンＰ５．ＰＩＯおよびＰ３２についての遅延時
間データが遅延時間設定用メモリ２３に順次書き込まれ
る。
その後、図示していないが、ピングループＧ１と同様に
して、ピングループＧ２．Ｇ３・・・Ｇ７について、テ
スタプロセッサ１０からタイミング発生器２０にピング
ループテーブルメモリ２４の続出アドレスデータおよび
そのピングループに属する各ピンについての遅延時間デ
ータが順次取り込まれ、遅延時間設定用メモリ２３にそ
のピングループに属する各ピンについての遅延時間デー
タが順次書き込まれる。
して、ピングループＧ２．Ｇ３・・・Ｇ７について、テ
スタプロセッサ１０からタイミング発生器２０にピング
ループテーブルメモリ２４の続出アドレスデータおよび
そのピングループに属する各ピンについての遅延時間デ
ータが順次取り込まれ、遅延時間設定用メモリ２３にそ
のピングループに属する各ピンについての遅延時間デー
タが順次書き込まれる。
したがって、一つのピングループについてテスタプロセ
フす１０からタイミング発生器２０にピングループテー
ブルメモリ２４の続出アドレスデータおよびそのピング
ループに属する各ピンについての遅延時間データを取り
込むのに要する時間をＴｘ、一つのピンについて遅延時
間設定用メモ１Ｊ２３に遅延時間データを書き込むのに
要する時間をＴｙとすると、遅延時間を設定すべきピン
の総数Ｎが３２、ピングループの総数Ｍが７であるから
、ピングループテーブルメモリ２４にデータテーブルを
格納した後の、すべてのピンについて遅延時間を設定す
るのに要する時間は７Ｔｘ＋３２Ｔ７となり、上述した
ようにピングループテーブルメモリ２４にデータテーブ
ルを格納するのに要する時間を７ （Ｔ Ｘ ＋Ｔ ｙ
）とすると、すべてのピンについて遅延時間を設定す
るのに要する時間は、ピングループテーブルメモリ２４
にデータテーブルを格納するのに要する時間を含めて、
７ （Ｔｘ＋Ｔｙ）＋７Ｔｘ＋３２Ｔｙ−１４Ｔｘ＋３
９Ｔｙ −（２）となる。
フす１０からタイミング発生器２０にピングループテー
ブルメモリ２４の続出アドレスデータおよびそのピング
ループに属する各ピンについての遅延時間データを取り
込むのに要する時間をＴｘ、一つのピンについて遅延時
間設定用メモ１Ｊ２３に遅延時間データを書き込むのに
要する時間をＴｙとすると、遅延時間を設定すべきピン
の総数Ｎが３２、ピングループの総数Ｍが７であるから
、ピングループテーブルメモリ２４にデータテーブルを
格納した後の、すべてのピンについて遅延時間を設定す
るのに要する時間は７Ｔｘ＋３２Ｔ７となり、上述した
ようにピングループテーブルメモリ２４にデータテーブ
ルを格納するのに要する時間を７ （Ｔ Ｘ ＋Ｔ ｙ
）とすると、すべてのピンについて遅延時間を設定す
るのに要する時間は、ピングループテーブルメモリ２４
にデータテーブルを格納するのに要する時間を含めて、
７ （Ｔｘ＋Ｔｙ）＋７Ｔｘ＋３２Ｔｙ−１４Ｔｘ＋３
９Ｔｙ −（２）となる。
具体的に、Ｔｘが７００−Ｊ−／秒、Ｔｙが３００ナノ
秒とすると、すべてのピンについて遅延時間を設定する
のに要する時間は、この発明の上記の例においては２１
５００ナノ秒になり、従来の設定方法においては３２０
００ナノ秒になることがら、この発明の上記の例におい
ては従来の設定方法に比べてかなり短くなる。ＩＣの多
ピン化に伴い、実際上、遅延時間を設定すべきピンの総
数Ｎは３２よりかなり多いので、この発明によれば従来
の設定方法に比べて著しく短い時間で遅延時間を設定す
ることができる。
秒とすると、すべてのピンについて遅延時間を設定する
のに要する時間は、この発明の上記の例においては２１
５００ナノ秒になり、従来の設定方法においては３２０
００ナノ秒になることがら、この発明の上記の例におい
ては従来の設定方法に比べてかなり短くなる。ＩＣの多
ピン化に伴い、実際上、遅延時間を設定すべきピンの総
数Ｎは３２よりかなり多いので、この発明によれば従来
の設定方法に比べて著しく短い時間で遅延時間を設定す
ることができる。
「発明の効果」
上述したように、この発明によれば、ＩＣ試験装置のタ
イミング発生器にＩＣの各ピンについての試験用クロッ
クのタイミングレートパルスに対する遅延時間を短い時
間で設定することができる。
イミング発生器にＩＣの各ピンについての試験用クロッ
クのタイミングレートパルスに対する遅延時間を短い時
間で設定することができる。
第１図は、この発明の設定方法を実現する装置の一例を
示すブロック図、第２図は、その動作の説明に供するタ
イムチャート、第３図は、そのピングループの一例を示
す図、第４図は、そのピングループテーブルメモリに格
納されるデータテーブルの一例を示す図、第５図は、従
来の設定方法を実現する装置の一例を示すブロック図、
第６図は、その動作の説明に供するタイムチャートであ
る。
示すブロック図、第２図は、その動作の説明に供するタ
イムチャート、第３図は、そのピングループの一例を示
す図、第４図は、そのピングループテーブルメモリに格
納されるデータテーブルの一例を示す図、第５図は、従
来の設定方法を実現する装置の一例を示すブロック図、
第６図は、その動作の説明に供するタイムチャートであ
る。
Claims (1)
- （１）試験するＩＣの各ピンについての試験用クロック
のタイミングレートパルスに対する遅延時間を同一にす
るピンを同一のピングループに帰属させたときの、各ピ
ンが各ピングループに属するか否かを示すデータのテー
ブルを、あらかじめピングループテーブルメモリに格納
し、次に、上記ピングループテーブルメモリから各ピン
グループごとに順次、そのピングループに各ピンが属す
るか否かを示すデータを読み出し、その読み出したデー
タにもとづいて各ピングループごとに順次、そのピング
ループに属するピンについてのみアドレスを順次指定し
て、そのピングループに属する各ピンについての上記遅
延時間のデータを遅延時間設定用メモリに書き込む、 ＩＣ試験用クロック遅延時間の設定方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150339A JP2813237B2 (ja) | 1990-06-08 | 1990-06-08 | Ｉｃ試験用クロック遅延時間の設定方法 |
| US07/713,996 US5305329A (en) | 1990-06-08 | 1991-05-31 | Delay data setting circuit and method |
| DE69125751T DE69125751T2 (de) | 1990-06-08 | 1991-06-04 | Schaltkreis und Verfahren zur Festlegung von Verzögerungsdaten |
| EP91109108A EP0460603B1 (en) | 1990-06-08 | 1991-06-04 | Delay data setting circuit and method |
| KR1019910009454A KR960000615B1 (ko) | 1990-06-08 | 1991-06-08 | 지연데이타 설정회로 및 설정방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150339A JP2813237B2 (ja) | 1990-06-08 | 1990-06-08 | Ｉｃ試験用クロック遅延時間の設定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442072A true JPH0442072A (ja) | 1992-02-12 |
| JP2813237B2 JP2813237B2 (ja) | 1998-10-22 |
Family
ID=15494840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150339A Expired - Fee Related JP2813237B2 (ja) | 1990-06-08 | 1990-06-08 | Ｉｃ試験用クロック遅延時間の設定方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5305329A (ja) |
| EP (1) | EP0460603B1 (ja) |
| JP (1) | JP2813237B2 (ja) |
| KR (1) | KR960000615B1 (ja) |
| DE (1) | DE69125751T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365528A (en) * | 1992-04-03 | 1994-11-15 | At&T Bell Laboratories | Method for testing delay faults in non-scan sequential circuits |
| JP3192278B2 (ja) * | 1993-06-10 | 2001-07-23 | 富士通株式会社 | プリント板配線試験処理方法 |
| US5544175A (en) * | 1994-03-15 | 1996-08-06 | Hewlett-Packard Company | Method and apparatus for the capturing and characterization of high-speed digital information |
| JP2889113B2 (ja) * | 1994-04-26 | 1999-05-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 遅延発生装置、デ−タ処理システム及びデ−タ伝送システム |
| TW343282B (en) * | 1996-06-14 | 1998-10-21 | Adoban Tesuto Kk | Testing device for a semiconductor device |
| JPH10170603A (ja) * | 1996-12-13 | 1998-06-26 | Ando Electric Co Ltd | Ｉｃテスタのキャリブレーション方法 |
| EP1085335A1 (en) * | 1999-09-14 | 2001-03-21 | Alcatel | Method and apparatus for testing integrated circuits with automatic test equipment |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4493079A (en) * | 1982-08-18 | 1985-01-08 | Fairchild Camera & Instrument Corp. | Method and system for selectively loading test data into test data storage means of automatic digital test equipment |
| DE3237365A1 (de) * | 1982-10-08 | 1984-04-12 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur erzeugung von mustern von pruefsignalen bei einem pruefgeraet |
| JPS6089773A (ja) * | 1983-08-01 | 1985-05-20 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | 自動テスト方式における信号のタイミングを動的に制御する方法及び装置 |
| US4730318A (en) * | 1986-11-24 | 1988-03-08 | International Business Machines Corporation | Modular organized storage tester |
| US4837521A (en) * | 1987-07-02 | 1989-06-06 | Schlumberger Systems & Services, Inc. | Delay line control system for automatic test equipment |
-
1990
- 1990-06-08 JP JP2150339A patent/JP2813237B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-31 US US07/713,996 patent/US5305329A/en not_active Expired - Lifetime
- 1991-06-04 DE DE69125751T patent/DE69125751T2/de not_active Expired - Fee Related
- 1991-06-04 EP EP91109108A patent/EP0460603B1/en not_active Expired - Lifetime
- 1991-06-08 KR KR1019910009454A patent/KR960000615B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0460603A3 (en) | 1992-07-01 |
| KR960000615B1 (ko) | 1996-01-10 |
| DE69125751T2 (de) | 1997-09-18 |
| EP0460603B1 (en) | 1997-04-23 |
| US5305329A (en) | 1994-04-19 |
| EP0460603A2 (en) | 1991-12-11 |
| DE69125751D1 (de) | 1997-05-28 |
| JP2813237B2 (ja) | 1998-10-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |