JP2003014816A - 半導体試験装置のピンレジスタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 測定プログラムを変更することなしにピンア
サインを変更することが可能で、並列測定において１回
のデータ転送でデータを転送することが可能な半導体試
験装置のピンレジスタ回路を提供する。 【解決手段】 ブロックアドレスに応じてピンデータを
回路ブロックＢ１１〜Ｂｋｊ内のピンレジスタ用記憶手
段に送るデータ選択回路ＢＡ１〜ＢＡｋと、レジスタア
ドレス指定信号を回路ブロックに送るレジスタアドレス
デコーダ５Ａとを設け、データ選択回路に、データ選択
値記憶手段と、データ選択値に応じてピンデータのうち
のいずれかを選択するデータセレクタと、ブロックアド
レス選択値記憶手段と、ブロックアドレス選択値とブロ
ックアドレスとが一致しているか否かを検出する一致検
出回路と、一致が検出された場合に限りデータセレクタ
が選択したピンデータをピンレジスタ用記憶手段に送る
ピンデータ更新手段とを設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置の
ピンレジスタ回路に関する。

【０００２】

【従来の技術】従来の半導体試験装置内のピンレジスタ
回路の一例として、以下のような構成のものがある。

【０００３】ピンレジスタ回路は、ｋ×ｊ個の回路ブロ
ック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ
１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２
ｊ、…、Ｂｋｊを有する。各回路ブロックには、ブロッ
クアドレスと、レジスタアドレスとの２種類のアドレス
が付けられている。ブロックアドレスは、１からｋまで
の数値のうちのいずれかの数値をとり、レジスタアドレ
スは、１からｊまでの数値のうちのいずれかの数値をと
る。

【０００４】例えば、回路ブロックＢ２１のブロックア
ドレスは２、レジスタアドレスは１であり、回路ブロッ
クＢｋ１のブロックアドレスはｋ、レジスタアドレスは
１であり、回路ブロックＢｋｊのブロックアドレスは
ｋ、レジスタアドレスはｊである。

【０００５】各回路ブロック内には、ｎ個のピンデータ
が格納される。例えば、回路ブロックＢ１１内には、ピ
ンデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿
１が格納され、回路ブロックＢ２１内には、ピンデータ
Ｄ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納
され、回路ブロックＢｋｊ内には、ピンデータＤ１＿ｋ
＿ｊ、Ｄ２＿ｋ＿ｊ、…、Ｄｎ＿ｋ＿ｊが格納される。

【０００６】半導体試験装置は、ｎ×ｋ本のテストピ
ン、すなわちテストピン１＿１、２＿１、…、ｎ＿１、
１＿２、２＿２、…、ｎ＿２、……、１＿ｋ、２＿ｋ、
…、ｎ＿ｋを有する。各テストピンから出力される信号
のパルス幅やレベル等は、複数のピンデータ（設定値）
によって規定される。

【０００７】例えば、テストピン１＿１から出力される
信号は、ピンデータＤ１＿１＿１、Ｄ１＿１＿２、…、
Ｄ１＿１＿ｊによって規定され、テストピン２＿１から
出力される信号は、ピンデータＤ２＿１＿１、Ｄ２＿１
＿２、…、Ｄ２＿１＿ｊによって規定され、テストピン
ｎ＿ｋから出力される信号は、ピンデータＤｎ＿ｋ＿
１、Ｄｎ＿ｋ＿２、…、Ｄｎ＿ｋ＿ｊによって規定され
る。

【０００８】図４７、図４８は、上述した半導体試験装
置内のピンレジスタ回路Ｐ１０１のブロック図である。
ピンレジスタ回路Ｐ１０１は、ｋ×ｊ個の回路ブロッ
ク、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ
１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２
ｊ、…、Ｂｋｊを有し、これらの回路ブロックには、ブ
ロックアドレスと、レジスタアドレスとの２種類のアド
レスが付けられている。

【０００９】図４７と図４８とは、同一のピンレジスタ
回路Ｐ１０１を異なる観点から見た図である。すなわ
ち、図４７は、ブロックアドレスの順に並べられた回路
ブロックＢ１１、Ｂ２１、…、Ｂｋ１を明示した図であ
り、図４８は、レジスタアドレスの順に並べられた回路
ブロックＢ１１、Ｂ１２、…、Ｂ１ｊを明示した図であ
る。

【００１０】ピンレジスタ回路Ｐ１０１は、上述したｋ
×ｊ個の回路ブロック、すなわち回路ブロックＢ１１、
Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、…
…、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊと共に、レジスタアド
レスデコーダ５Ａと、ブロックアドレスデコーダ５Ｂと
を有する。

【００１１】レジスタアドレスデコーダ５Ａは、ｉビッ
トのレジスタアドレスを入力し、ｊ本のレジスタアドレ
ス指定信号を出力する。そして、入力したレジスタアド
レスが指定する回路ブロック群に対するレジスタアドレ
ス指定信号のみをアクティブ（Ｈｉｇｈレベル）にす
る。

【００１２】例えば、レジスタアドレスが１であった場
合には、レジスタアドレスデコーダ５Ａは、レジスタア
ドレスが１である回路ブロック群、すなわち回路ブロッ
クＢ１１、Ｂ２１、…、Ｂｋ１に対するレジスタアドレ
ス指定信号のみをアクティブ（Ｈｉｇｈレベル）にす
る。

【００１３】ブロックアドレスデコーダ５Ｂは、ｍビッ
トのブロックアドレスを入力し、ｋ本のブロックアドレ
ス指定信号を出力する。そして、入力したブロックアド
レスが指定する回路ブロック群に対するブロックアドレ
ス指定信号のみをアクティブ（Ｈｉｇｈレベル）にす
る。

【００１４】例えば、ブロックアドレスが１であった場
合には、ブロックアドレスデコーダ５Ｂは、ブロックア
ドレスが１である回路ブロック群、すなわち回路ブロッ
クＢ１１、Ｂ１２、…、Ｂ１ｊに対するレジスタアドレ
ス指定信号のみをアクティブ（Ｈｉｇｈレベル）にす
る。

【００１５】各回路ブロックは、ｎ個のピンデータがそ
れぞれ格納されるｎ個のピンレジスタ用フリップフロッ
プと、１個の論理積ゲートとを有する。例えば、回路ブ
ロックＢ１１は、ピンレジスタ用フリップフロップ４Ａ
１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１と、
論理積ゲート８Ａ１＿１とを有する。

【００１６】各回路ブロック内の論理積ゲートには、レ
ジスタアドレスデコーダ５Ａが出力するレジスタアドレ
ス指定信号と、ブロックアドレスデコーダ５Ｂが出力す
るブロックアドレス指定信号と、ライトクロック（書き
込みクロック）ＷＣとが入力される。そして、各論理積
ゲートは、入力されるレジスタアドレス指定信号および
ブロックアドレス指定信号がアクティブになった場合
に、同時に入力されるライトクロックＷＣを通過させ、
通過させたライトクロックＷＣを、その回路ブロック内
の全てのピンレジスタ用フリップフロップのクロック入
力端子に送る。

【００１７】各回路ブロック内のピンレジスタ用フリッ
プフロップには、それぞれ、データＤ１、Ｄ２、…、Ｄ
ｎが入力される。すなわち、ピンレジスタ回路Ｐ１０１
に入力される、ｎビットのデータＤ１、Ｄ２、…、Ｄｎ
は、ピンレジスタ回路Ｐ１０１内の全ての回路ブロック
Ｂ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂ
ｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊに入力され、
各回路ブロックに入力されたデータＤ１、Ｄ２、…、Ｄ
ｎは、それぞれ、各回路ブロック内の対応するピンレジ
スタ用フリップフロップに入力される。

【００１８】例えば、回路ブロックＢ１１内のピンレジ
スタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿
１、…、４Ａｎ＿１＿１には、それぞれ、データＤ１、
Ｄ２、…、Ｄｎが入力される。すなわち、ピンレジスタ
用フリップフロップ４Ａ１＿１＿１にデータＤ１が入力
され、ピンレジスタ用フリップフロップ４Ａ２＿１＿１
にデータＤ２が入力され、ピンレジスタ用フリップフロ
ップ４Ａｎ＿１＿１にデータＤｎが入力される。

【００１９】各ピンレジスタ用フリップフロップに、対
応するデータが格納されると、各ピンレジスタ用フリッ
プフロップは、格納されたデータを、ピンデータとして
出力する。例えば、ピンレジスタ用フリップフロップ４
Ａ１＿１＿１に、データＤ１が格納されると、このピン
レジスタ用フリップフロップ４Ａ１＿１＿１は、格納さ
れたデータＤ１を、ピンデータＤ１＿１＿１として出力
する。

【００２０】なお、図４７中の符号４Ａ１＿１＿１〜４
Ａｎ＿ｋ＿１はピンレジスタ用フリップフロップであ
り、符号８Ａ１＿１〜８Ａｋ＿１は論理積ゲートであ
る。また、図４８中の符号４Ａ１＿１＿１〜４Ａｎ＿１
＿ｊはピンレジスタ用フリップフロップであり、符号８
Ａ１＿１〜８Ａ１＿ｊは論理積ゲートである。

【００２１】図４９は、上述したピンレジスタ回路Ｐ１
０１の動作を示すタイミングチャートである。なお、こ
の図は、ピンレジスタ回路Ｐ１０１に、ブロックアドレ
スの順にデータが転送された場合のタイミングチャート
である。

【００２２】ピンレジスタ回路Ｐ１０１内のレジスタア
ドレスデコーダ５Ａに、レジスタアドレスが入力される
と、このレジスタアドレスデコーダ５Ａは、入力された
レジスタアドレスが指定する回路ブロック群に対するレ
ジスタアドレス指定信号のみをアクティブ（Ｈｉｇｈレ
ベル）にする。

【００２３】例えば、レジスタアドレスデコーダ５Ａに
入力されたレジスタアドレスが１であった場合には、レ
ジスタアドレスデコーダ５Ａは、レジスタアドレスが１
である回路ブロック群、すなわち回路ブロックＢ１１、
Ｂ２１、…、Ｂｋ１に対するレジスタアドレス指定信号
のみをアクティブ（Ｈｉｇｈレベル）にする。

【００２４】ピンレジスタ回路Ｐ１０１内のブロックア
ドレスデコーダ５Ｂに、ブロックアドレスが入力される
と、このブロックアドレスデコーダ５Ｂは、入力された
ブロックアドレスが指定する回路ブロック群に対するブ
ロックアドレス指定信号のみをアクティブ（Ｈｉｇｈレ
ベル）にする。

【００２５】例えば、ブロックアドレスデコーダ５Ｂに
入力されたブロックアドレスが１であった場合には、ブ
ロックアドレスデコーダ５Ｂは、ブロックアドレスが１
である回路ブロック群、すなわち回路ブロックＢ１１、
Ｂ１２、…、Ｂ１ｊに対するレジスタアドレス指定信号
のみをアクティブ（Ｈｉｇｈレベル）にする。

【００２６】ピンレジスタ回路Ｐ１０１に、データＤ
１、Ｄ２、…、Ｄｎが入力されると、入力されたデータ
Ｄ１、Ｄ２、…、Ｄｎは、ピンレジスタ回路Ｐ１０１内
の全ての回路ブロックＢ１１、Ｂ１２、…、Ｂ１ｊ、Ｂ
２１、Ｂ２２、…、Ｂ２ｊ、……、Ｂｋ１、Ｂｋ２、
…、Ｂｋｊに送られる。

【００２７】各回路ブロックに送られたデータＤ１、Ｄ
２、…、Ｄｎは、それぞれ、各回路ブロック内の対応す
るピンレジスタ用フリップフロップに入力される。

【００２８】例えば、回路ブロックＢ１１に送られたデ
ータＤ１、Ｄ２、…、Ｄｎは、それぞれ、回路ブロック
Ｂ１１内のピンレジスタ用フリップフロップ４Ａ１＿１
＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１に入力され
る。すなわち、データＤ１がピンレジスタ用フリップフ
ロップ４Ａ１＿１＿１に入力され、データＤ２がピンレ
ジスタ用フリップフロップ４Ａ２＿１＿１に入力され、
データＤｎがピンレジスタ用フリップフロップ４Ａｎ＿
１＿１に入力される。

【００２９】ピンレジスタ回路Ｐ１０１に、ライトクロ
ックＷＣが入力されると、入力されたライトクロックＷ
Ｃは、ピンレジスタ回路Ｐ１０１内の全ての回路ブロッ
クＢ１１、Ｂ１２、…、Ｂ１ｊ、Ｂ２１、Ｂ２２、…、
Ｂ２ｊ、……、Ｂｋ１、Ｂｋ２、…、Ｂｋｊに送られ
る。

【００３０】各回路ブロックに送られたライトクロック
ＷＣは、各回路ブロック内の論理積ゲートに入力され
る。例えば、回路ブロックＢ１１に送られたライトクロ
ックＷＣは、回路ブロックＢ１１内の論理積ゲート８Ａ
１＿１に入力される。

【００３１】従って、各回路ブロック内の論理積ゲート
には、ライトクロックＷＣと、レジスタアドレス指定信
号と、ブロックアドレス指定信号とが入力される。そし
て、アクティブとなったレジスタアドレス指定信号と、
アクティブとなったブロックアドレス指定信号とが入力
された論理積ゲートのみが、同時に入力されたライトク
ロックＷＣを通過させ、通過させたライトクロックＷＣ
を、その回路ブロック内の全てのピンレジスタ用フリッ
プフロップのクロック入力端子に送る。

【００３２】例えば、回路ブロックＢ１１内の論理積ゲ
ート８Ａ１＿１に、アクティブとなったレジスタアドレ
ス指定信号と、アクティブとなったブロックアドレス指
定信号とが入力された場合には、この論理積ゲート８Ａ
１＿１は、同時に入力されたライトクロックＷＣを通過
させ、通過させたライトクロックＷＣを、回路ブロック
Ｂ１１内の全てのピンレジスタ用フリップフロップ４Ａ
１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１のク
ロック入力端子に送る。

【００３３】クロック入力端子にライトクロックＷＣが
入力された、回路ブロック内の各ピンレジスタ用フリッ
プフロップは、それぞれ、その時点で各ピンレジスタ用
フリップフロップに入力されているデータＤ１、Ｄ２、
…、Ｄｎを取り込み、記憶する。

【００３４】例えば、レジスタアドレスが１、ブロック
アドレスが１とされた場合には、アクティブとなったレ
ジスタアドレス指定信号と、アクティブとなったブロッ
クアドレス指定信号とが、回路ブロックＢ１１に入力さ
れる。回路ブロックＢ１１に入力された、アクティブと
なったレジスタアドレス指定信号と、アクティブとなっ
たブロックアドレス指定信号とは、回路ブロックＢ１１
内の論理積ゲート８Ａ１＿１に入力される。すると、こ
の論理積ゲート８Ａ１＿１は、同時に入力されたライト
クロックＷＣを通過させ、通過させたライトクロックＷ
Ｃを、回路ブロックＢ１１内の全てのピンレジスタ用フ
リップフロップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、
４Ａｎ＿１＿１のクロック入力端子に送る。

【００３５】すると、ピンレジスタ用フリップフロップ
４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１
は、それぞれ、その時点でピンレジスタ用フリップフロ
ップ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１
＿１に入力されているデータＤ１、Ｄ２、…、Ｄｎを取
り込み、記憶する。すなわち、ピンレジスタ用フリップ
フロップ４Ａ１＿１＿１はデータＤ１を記憶し、ピンレ
ジスタ用フリップフロップ４Ａ２＿１＿１はデータＤ２
を記憶し、ピンレジスタ用フリップフロップ４Ａｎ＿１
＿１はデータＤｎを記憶する。

【００３６】すなわち、アクティブとなったレジスタア
ドレス指定信号と、アクティブとなったブロックアドレ
ス指定信号との両方が入力された回路ブロックのみが
「選択された」状態となり、選択された回路ブロック内
の各ピンレジスタ用フリップフロップに、それぞれ、対
応するデータＤ１、Ｄ２、…、Ｄｎが格納される。

【００３７】例えば、図４９のタイミングチャートに示
した時刻Ｔ１においては、レジスタアドレスとして１
が、ブロックアドレスとして１が指定された状態で、ラ
イトクロックＷＣが立ち上がっているので、回路ブロッ
クＢ１１が選択され、選択された回路ブロックＢ１１内
のピンレジスタ用フリップフロップ４Ａ１＿１＿１、４
Ａ２＿１＿１、…、４Ａｎ＿１＿１に、それぞれ、時刻
Ｔ１の時点でピンレジスタ回路Ｐ１０１に入力されてい
るデータＤ１、Ｄ２、…、ＤｎすなわちデータＤ１＿１
＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿１が格納される。

【００３８】また、時刻Ｔ２においては、レジスタアド
レスとして１が、ブロックアドレスとして２が指定され
た状態で、ライトクロックＷＣが立ち上がっているの
で、回路ブロックＢ２１が選択され、選択された回路ブ
ロックＢ２１内のピンレジスタ用フリップフロップ４Ａ
１＿２＿１、４Ａ２＿２＿１、…、４Ａｎ＿２＿１に、
それぞれ、時刻Ｔ２の時点でピンレジスタ回路Ｐ１０１
に入力されているデータＤ１、Ｄ２、…、Ｄｎすなわち
データＤ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１
が格納される。

【００３９】また、時刻Ｔｋにおいては、レジスタアド
レスとして１が、ブロックアドレスとしてｋが指定され
た状態で、ライトクロックＷＣが立ち上がっているの
で、回路ブロックＢｋ１が選択され、選択された回路ブ
ロックＢｋ１内のピンレジスタ用フリップフロップ４Ａ
１＿ｋ＿１、４Ａ２＿ｋ＿１、…、４Ａｎ＿ｋ＿１に、
それぞれ、時刻Ｔｋの時点でピンレジスタ回路Ｐ１０１
に入力されているデータＤ１、Ｄ２、…、Ｄｎすなわち
データＤ１＿ｋ＿１、Ｄ２＿ｋ＿１、…、Ｄｎ＿ｋ＿１
が格納される。

【００４０】図５０は、上述したピンレジスタ回路Ｐ１
０１の動作を示すタイミングチャートである。なお、こ
の図は、ピンレジスタ回路Ｐ１０１に、レジスタアドレ
スの順にデータが転送された場合のタイミングチャート
である。

【００４１】図５０のタイミングチャートに示した時刻
Ｔ１においては、レジスタアドレスとして１が、ブロッ
クアドレスとして１が指定された状態で、ライトクロッ
クＷＣが立ち上がっているので、回路ブロックＢ１１が
選択され、選択された回路ブロックＢ１１内のピンレジ
スタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿
１、…、４Ａｎ＿１＿１に、それぞれ、時刻Ｔ１の時点
でピンレジスタ回路Ｐ１０１に入力されているデータＤ
１、Ｄ２、…、ＤｎすなわちデータＤ１＿１＿１、Ｄ２
＿１＿１、…、Ｄｎ＿１＿１が格納される。

【００４２】また、時刻Ｔ２においては、レジスタアド
レスとして２が、ブロックアドレスとして１が指定され
た状態で、ライトクロックＷＣが立ち上がっているの
で、回路ブロックＢ１２が選択され、選択された回路ブ
ロックＢ１２内のピンレジスタ用フリップフロップ４Ａ
１＿１＿２、４Ａ２＿１＿２、…、４Ａｎ＿１＿２に、
それぞれ、時刻Ｔ２の時点でピンレジスタ回路Ｐ１０１
に入力されているデータＤ１、Ｄ２、…、Ｄｎすなわち
データＤ１＿１＿２、Ｄ２＿１＿２、…、Ｄｎ＿１＿２
が格納される。

【００４３】また、時刻Ｔｊにおいては、レジスタアド
レスとしてｊが、ブロックアドレスとして１が指定され
た状態で、ライトクロックＷＣが立ち上がっているの
で、回路ブロックＢ１ｊが選択され、選択された回路ブ
ロックＢ１ｊ内のピンレジスタ用フリップフロップ４Ａ
１＿１＿ｊ、４Ａ２＿１＿ｊ、…、４Ａｎ＿１＿ｊに、
それぞれ、時刻Ｔｊの時点でピンレジスタ回路Ｐ１０１
に入力されているデータＤ１、Ｄ２、…、Ｄｎすなわち
データＤ１＿１＿ｊ、Ｄ２＿１＿ｊ、…、Ｄｎ＿１＿ｊ
が格納される。

【００４４】

【発明が解決しようとする課題】上述した従来の半導体
試験装置内のピンレジスタ回路は、測定プログラムによ
ってプログラムされた通りのテストピンに対応するピン
レジスタ用フリップフロップにデータ（設定値）を転送
することができるので、プログラムされた通りのテスト
ピンから信号を出力することはできる。

【００４５】しかし、被試験半導体の周辺配線長を短く
したい等の目的で、半導体試験装置のテストピンと、被
試験半導体のピンとの接続を変更したい場合がある。こ
の場合に、従来のピンレジスタ回路では、測定プログラ
ムすなわちソフトウェアを変更し、ピンアサイン（テス
トピンへの信号の割り当て）を変更する必要があるとい
う問題がある。

【００４６】また、複数個の被試験半導体を同時に試験
する並列測定においては、並列測定を行う被試験半導体
の個数分の複数の回路ブロックのテストピンから、同じ
信号を出力させるために、並列測定を行う被試験半導体
の個数分の複数の回路ブロックのピンレジスタ用フリッ
プフロップに、同じデータ（設定値）を転送することに
なる。すなわち、同じデータ（設定値）を、並列測定を
行う被試験半導体の個数分、すなわち複数回、転送する
必要があり、テスト時間の増加を招くという問題があ
る。

【００４７】本発明は、上記の問題を解決するためにな
されたもので、測定プログラムを変更することなしに、
ピンアサインを変更することが可能で、かつ、複数個の
被試験半導体を同時に試験する並列測定において、１回
のデータ転送で、並列測定を行う被試験半導体の個数分
の複数の回路ブロックのピンレジスタ用フリップフロッ
プに、データを転送することが可能な半導体試験装置の
ピンレジスタ回路を提供するものである。

【００４８】

【課題を解決するための手段】請求項１に記載の発明
は、 ブロックアドレスとレジスタアドレスとが付けら
れた複数の回路ブロックの中から、ブロックアドレスお
よびレジスタアドレスによって指定される回路ブロック
を選択し、選択した回路ブロック内のピンレジスタ用記
憶手段にピンデータを転送する半導体試験装置のピンレ
ジスタ回路において、ブロックアドレスと、複数のピン
データとを入力し、入力したブロックアドレスに応じ
て、入力したピンデータを、対応する回路ブロック内の
ピンレジスタ用記憶手段に送る、ブロックアドレス毎に
設けられた複数のデータ選択回路と、レジスタアドレス
を入力し、入力したレジスタアドレスに応じたレジスタ
アドレス指定信号を、対応する回路ブロックに送るレジ
スタアドレスデコーダとを有し、前記データ選択回路
は、あらかじめデータ選択値が格納されるデータ選択値
記憶手段と、このデータ選択値記憶手段に格納されたデ
ータ選択値に応じて、入力した複数のピンデータのうち
のいずれか１つを選択するデータセレクタと、あらかじ
めブロックアドレス選択値が格納されるブロックアドレ
ス選択値記憶手段と、このブロックアドレス選択値記憶
手段に格納されたブロックアドレス選択値と、入力した
ブロックアドレスとが一致しているか否かを検出し、一
致していることを検出した場合に限り、一致信号を出力
する一致検出回路と、この一致検出回路が、一致信号を
出力した場合に限り、前記データセレクタが選択したピ
ンデータを、対応する回路ブロック内のピンレジスタ用
記憶手段に送り、ピンレジスタ用記憶手段内のピンデー
タを更新するピンデータ更新手段とを有することを特徴
とする半導体試験装置のピンレジスタ回路である。

【００４９】請求項２に記載の発明は、 各ブロックア
ドレス選択値記憶手段には、ブロックアドレスがとり得
る値のうちの任意の値を、ブロックアドレス選択値とし
て格納することが可能となっていることを特徴とする請
求項１に記載の半導体試験装置のピンレジスタ回路であ
る。

【００５０】請求項３に記載の発明は、 複数のブロッ
クアドレス選択値記憶手段に、同一のブロックアドレス
選択値を格納することが可能となっていることを特徴と
する請求項１に記載の半導体試験装置のピンレジスタ回
路である。

【００５１】請求項４に記載の発明は、 各データ選択
値記憶手段には、データ選択回路に入力されるピンデー
タのうちの任意のデータを選択可能なデータ選択値を格
納することが可能となっていることを特徴とする請求項
１に記載の半導体試験装置のピンレジスタ回路である。

【００５２】請求項５に記載の発明は、 複数のデータ
選択値記憶手段に、同一のデータ選択値を格納すること
が可能となっていることを特徴とする請求項１に記載の
半導体試験装置のピンレジスタ回路である。

【００５３】

【発明の実施の形態】図１は、本発明の一実施形態にお
ける半導体試験装置内のピンレジスタ回路が有する複数
の回路ブロックと、各回路ブロックに付けられたアドレ
スとの関係を示す図である。

【００５４】ピンレジスタ回路は、ｋ×ｊ個の回路ブロ
ック、すなわち回路ブロックＢ１１、Ｂ２１、…、Ｂｋ
１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２
ｊ、…、Ｂｋｊを有する。各回路ブロックには、ブロッ
クアドレスと、レジスタアドレスとの２種類のアドレス
が付けられている。ブロックアドレスは、１からｋまで
の数値のうちのいずれかの数値をとり、レジスタアドレ
スは、１からｊまでの数値のうちのいずれかの数値をと
る。

【００５５】例えば、回路ブロックＢ２１のブロックア
ドレスは２、レジスタアドレスは１であり、回路ブロッ
クＢｋ１のブロックアドレスはｋ、レジスタアドレスは
１であり、回路ブロックＢｋｊのブロックアドレスは
ｋ、レジスタアドレスはｊである。

【００５６】各回路ブロック内には、ｎ個のピンデータ
が格納される。例えば、回路ブロックＢ１１内には、ピ
ンデータＤ１＿１＿１、Ｄ２＿１＿１、…、Ｄｎ＿１＿
１が格納され、回路ブロックＢ２１内には、ピンデータ
Ｄ１＿２＿１、Ｄ２＿２＿１、…、Ｄｎ＿２＿１が格納
され、回路ブロックＢｋｊ内には、ピンデータＤ１＿ｋ
＿ｊ、Ｄ２＿ｋ＿ｊ、…、Ｄｎ＿ｋ＿ｊが格納される。

【００５７】半導体試験装置は、ｎ×ｋ本のテストピ
ン、すなわちテストピン１＿１、２＿１、…、ｎ＿１、
１＿２、２＿２、…、ｎ＿２、……、１＿ｋ、２＿ｋ、
…、ｎ＿ｋを有する。各テストピンから出力される信号
のパルス幅やレベル等は、複数のピンデータ（設定値）
によって規定される。

【００５８】例えば、テストピン１＿１から出力される
信号は、ピンデータＤ１＿１＿１、Ｄ１＿１＿２、…、
Ｄ１＿１＿ｊによって規定され、テストピン２＿１から
出力される信号は、ピンデータＤ２＿１＿１、Ｄ２＿１
＿２、…、Ｄ２＿１＿ｊによって規定され、テストピン
ｎ＿ｋから出力される信号は、ピンデータＤｎ＿ｋ＿
１、Ｄｎ＿ｋ＿２、…、Ｄｎ＿ｋ＿ｊによって規定され
る。

【００５９】図２〜１０は、上述した半導体試験装置内
のピンレジスタ回路Ｐ１のブロック図である。ピンレジ
スタ回路Ｐ１は、ｋ×ｊ個の回路ブロック、すなわち回
路ブロックＢ１１、Ｂ２１、…、Ｂｋ１、Ｂ１２、Ｂ２
２、…、Ｂｋ２、……、Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊを
有し、これらの回路ブロックには、ブロックアドレス
と、レジスタアドレスとの２種類のアドレスが付けられ
ている。

【００６０】図２と図６とは、同一のピンレジスタ回路
Ｐ１を異なる観点から見た図である。すなわち、図２
は、ブロックアドレスの順に並べられた回路ブロックＢ
１１、Ｂ２１、…、Ｂｋ１を明示した図であり、図６
は、レジスタアドレスの順に並べられた回路ブロックＢ
１１、Ｂ１２、…、Ｂ１ｊを明示した図である。なお、
図３〜５は、図２に示したブロック図内の詳細な構成を
示す図であり、図７〜９は、図６に示したブロック図内
の詳細な構成を示す図である。

【００６１】ピンレジスタ回路Ｐ１は、上述したｋ×ｊ
個の回路ブロック、すなわち回路ブロックＢ１１、Ｂ２
１、…、Ｂｋ１、Ｂ１２、Ｂ２２、…、Ｂｋ２、……、
Ｂ１ｊ、Ｂ２ｊ、…、Ｂｋｊと共に、レジスタアドレス
デコーダ５Ａと、ＮＡＮＤゲート８Ａ１、８Ａ２、…、
８Ａｊと、書き込み制御回路６と、データ選択回路ＢＡ
１、ＢＡ２、…、ＢＡｋとを有する。

【００６２】レジスタアドレスデコーダ５Ａは、ｉビッ
トのレジスタアドレスを入力し、ｊ本のレジスタアドレ
ス指定信号を出力する。そして、入力したレジスタアド
レスが指定する回路ブロック群に対するレジスタアドレ
ス指定信号のみをアクティブ（Ｈｉｇｈレベル）にす
る。

【００６３】例えば、レジスタアドレスが１であった場
合には、レジスタアドレスデコーダ５Ａは、レジスタア
ドレスが１である回路ブロック群、すなわち回路ブロッ
クＢ１１、Ｂ２１、…、Ｂｋ１に対するレジスタアドレ
ス指定信号のみをアクティブ（Ｈｉｇｈレベル）にす
る。

【００６４】ＮＡＮＤゲート８Ａ１、８Ａ２、…、８Ａ
ｊは、レジスタアドレスデコーダ５Ａが出力する複数の
レジスタアドレス指定信号のそれぞれに対して、１つづ
つ設けられている。そして、各ＮＡＮＤゲートは、レジ
スタアドレスデコーダ５Ａが出力する各レジスタアドレ
ス指定信号と、ライトクロックＷＣとを入力し、レジス
タアドレス指定信号がアクティブである場合に限って、
入力したライトクロックＷＣを通過させ、対応するレジ
スタアドレスを有する回路ブロック群に送る。回路ブロ
ックに送られたライトクロックＷＣは、回路ブロック内
の全てのピンレジスタ用フリップフロップのクロック入
力端子Ｃに入力される。

【００６５】書き込み制御回路６は、ｉビットのレジス
タアドレスと、ライトクロック（書き込みクロック）Ｗ
Ｃとを入力し、ＳＥＬ信号（選択信号）と、ＣＬＫ信号
（クロック信号）とを出力する。

【００６６】ＳＥＬ信号（選択信号）は、２対１セレク
タ２Ｂ１＿１、２Ｂ２＿１、…、２Ｂｎ＿１、２Ｂ１＿
２、２Ｂ２＿２、…、２Ｂｎ＿２、……、２Ｂ１＿ｋ、
２Ｂ２＿ｋ、…、２Ｂｎ＿ｋの選択端子Ｓに入力され、
このＳＥＬ信号（選択信号）により、各２対１セレクタ
は、２つの入力信号のうちのいずれか一方を選択する。
例えば、２対１セレクタ２Ｂ１＿１は、入力信号とし
て、データセレクタ２Ａ１＿１の出力または論理ゲート
９Ａ１＿１＿１の出力のうちのいずれか一方を選択す
る。

【００６７】ＣＬＫ信号（クロック信号）は、ＯＲゲー
ト７Ｂ１＿１、７Ｂ２＿１、…、７Ｂｎ＿１、７Ｂ１＿
２、７Ｂ２＿２、…、７Ｂｎ＿２、……、７Ｂ１＿ｋ、
７Ｂ２＿ｋ、…、７Ｂｎ＿ｋを介して、データバッファ
用フリップフロップ３Ａ１＿１、３Ａ２＿１、…、３Ａ
ｎ＿１、３Ａ１＿２、３Ａ２＿２、…、３Ａｎ＿２、…
…、３Ａ１＿ｋ、３Ａ２＿ｋ、…、３Ａｎ＿ｋのクロッ
ク入力端子Ｃに入力される。データバッファ用フリップ
フロップは、ＣＬＫ信号（クロック信号）の立ち上がり
に同期して、２対１セレクタの出力をサンプリング（記
憶）する。

【００６８】ブロックアドレス毎に１つ持つデータ選択
回路ＢＡ１、ＢＡ２、…、ＢＡｋは、ブロックアドレス
選択用フリップフロップと、一致検出回路と、ＡＮＤゲ
ートと、ＯＲゲートと、データ選択用フリップフロップ
と、ｎ対１セレクタと、２対１セレクタと、データバッ
ファ用フリップフロップとを有する。

【００６９】例えば、データ選択回路ＢＡ１は、ブロッ
クアドレス選択用フリップフロップ１Ａ１＿１、１Ａ２
＿１、…、１Ａｎ＿１と、一致検出回路１Ｃ１＿１、１
Ｃ２＿１、…１Ｃｎ＿１と、ＡＮＤゲート７Ａ１＿１、
７Ａ２＿１、…、７Ａｎ＿１と、ＯＲゲート７Ｂ１＿
１、７Ｂ２＿１、…、７Ｂｎ＿１と、データ選択用フリ
ップフロップ１Ｂ１＿１、１Ｂ２＿１、…、１Ｂｎ＿１
と、データセレクタ（ｎ対１セレクタ）２Ａ１＿１、２
Ａ２＿１、…、２Ａｎ＿１と、２対１セレクタ２Ｂ１＿
１、２Ｂ２＿１、…、２Ｂｎ＿１と、データバッファ用
フリップフロップ３Ａ１＿１、３Ａ２＿１、…、３Ａｎ
＿１とを有する。

【００７０】ブロックアドレス選択用フリップフロップ
には、あらかじめ、ｍビットのブロックアドレス選択値
が格納される。一致検出回路は、ｍビットのブロックア
ドレスと、ブロックアドレス選択用フリップフロップが
出力するｍビットのブロックアドレス選択値とを入力
し、両者が一致しているか否かを検出し、一致している
場合には、出力するブロックアドレス指定信号をアクテ
ィブ（Ｈｉｇｈレベル）にする。

【００７１】ＡＮＤゲートは、前記一致検出回路が出力
するブロックアドレス指定信号と、ライトクロックＷＣ
とを入力し、ブロックアドレス指定信号がアクティブで
ある場合に限って、入力したライトクロックＷＣを通過
させ、ＯＲゲートに送る。

【００７２】ＯＲゲートは、前記ＡＮＤゲートが出力す
るライトクロックＷＣと、書き込み制御回路６が出力す
るＣＬＫ信号とを入力し、入力したライトクロックＷＣ
とＣＬＫ信号との論理和をとり、その結果をデータバッ
ファ用フリップフロップのクロック入力端子Ｃに送る。

【００７３】データ選択用フリップフロップには、あら
かじめ、データ選択値が格納される。ｎ対１セレクタ
は、データＤ１〜Ｄｎを入力し、データ選択用フリップ
フロップに格納されたデータ選択値に応じて、入力した
データＤ１〜Ｄｎのうちのいずれか１つのデータを選択
し、選択したデータを出力する。２対１セレクタは、ｎ
対１セレクタが出力したデータと、ピンレジスタ用フリ
ップフロップが出力するピンデータとを入力し、書き込
み制御回路６が出力するＳＥＬ信号に応じて、入力した
データのうちのいずれか１つのデータを選択し、選択し
たデータを出力する。データバッファ用フリップフロッ
プは、２対１セレクタが出力したデータを、ライトクロ
ックＷＣまたは書き込み制御回路６が出力するＣＬＫ信
号に同期したタイミングで格納する。

【００７４】各回路ブロックは、ｎ個のピンデータがそ
れぞれ格納されるｎ個のピンレジスタ用フリップフロッ
プと、ｎ個の論理ゲートとを有する。例えば、回路ブロ
ックＢ１１は、ピンレジスタ用フリップフロップ４Ａ１
＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿１と、論
理ゲート９Ａ１＿１＿１、９Ａ２＿１＿１、…、９Ａｎ
＿１＿１とを有する。

【００７５】各回路ブロック内の各論理ゲートには、同
じ回路ブロック内の各ピンレジスタ用フリップフロップ
が出力するピンデータが入力される。また、各回路ブロ
ック内の全ての論理ゲートは、レジスタアドレスデコー
ダ５Ａが出力するレジスタアドレス指定信号によりイネ
ーブル制御される。そして、論理ゲートの出力は、対応
するデータ選択回路内の２対１セレクタに入力される。

【００７６】例えば、回路ブロックＢ１１内の論理ゲー
ト９Ａ１＿１＿１には、ピンレジスタ用フリップフロッ
プ４Ａ１＿１＿１が出力するピンデータＤ１＿１＿１が
入力される。また、論理ゲート９Ａ１＿１＿１は、レジ
スタアドレスデコーダ５Ａが出力するレジスタアドレス
指定信号によりイネーブル制御される。そして、論理ゲ
ート９Ａ１＿１＿１の出力は、データ選択回路ＢＡ１内
の２対１セレクタ２Ｂ１＿１に入力される。

【００７７】また、例えば、回路ブロックＢ１１内の論
理ゲート９Ａ２＿１＿１には、ピンレジスタ用フリップ
フロップ４Ａ２＿１＿１が出力するピンデータＤ２＿１
＿１が入力される。また、論理ゲート９Ａ２＿１＿１
は、レジスタアドレスデコーダ５Ａが出力するレジスタ
アドレス指定信号によりイネーブル制御される。そし
て、論理ゲート９Ａ２＿１＿１の出力は、データ選択回
路ＢＡ１内の２対１セレクタ２Ｂ２＿１に入力される。

【００７８】各回路ブロック内の各ピンレジスタ用フリ
ップフロップには、対応するデータ選択回路内のデータ
バッファ用フリップフロップの出力が入力される。

【００７９】例えば、回路ブロックＢ１１内のピンレジ
スタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１＿
１、…、４Ａｎ＿１＿１には、それぞれ、データ選択回
路ＢＡ１内のデータバッファ用フリップフロップ３Ａ１
＿１、３Ａ２＿１、…、３Ａｎ＿１の出力が入力され
る。

【００８０】各ピンレジスタ用フリップフロップに、対
応するデータが格納されると、各ピンレジスタ用フリッ
プフロップは、格納されたデータを、ピンデータとして
出力する。例えば、ピンレジスタ用フリップフロップ４
Ａ１＿１＿１に、データＤ１が格納されると、このピン
レジスタ用フリップフロップ４Ａ１＿１＿１は、格納さ
れたデータＤ１を、ピンデータＤ１＿１＿１として出力
する。

【００８１】なお、図中の符号１Ａ１＿１〜１Ａｎ＿ｋ
はブロックアドレス選択用フリップフロップであり、符
号１Ｂ１＿１〜１Ｂｎ＿ｋはデータ選択用フリップフロ
ップであり、符号１Ｃ１＿１〜１Ｃｎ＿ｋは一致検出回
路であり、符号２Ａ１＿１〜２Ａｎ＿ｋはｎ対１セレク
タであり、符号２Ｂ１＿１〜２Ｂｎ＿ｋは２対１セレク
タであり、符号３Ａ１＿１〜３Ａｎ＿ｋはデータバッフ
ァ用フリップフロップであり、符号７Ａ１＿１〜７Ａｎ
＿ｋはＡＮＤゲートであり、符号７Ｂ１＿１〜７Ｂｎ＿
ｋはＯＲゲートである。

【００８２】ブロックアドレス選択用フリップフロッ
プ、データ選択用フリップフロップ、一致検出回路、ｎ
対１セレクタ、２対１セレクタ、データバッファ用フリ
ップフロップ、ＡＮＤゲート、ＯＲゲートの組が、各テ
ストピンに対して、１組づつ設けられている。

【００８３】また、符号８Ａ１〜８ＡｊはＮＡＮＤゲー
トである。ＮＡＮＤゲートは、レジスタアドレス指定信
号の数と同数だけ設けられている。ＮＡＮＤゲートは、
レジスタアドレスデコーダ５Ａが出力するレジスタアド
レス指定信号と、ライトクロックＷＣとを入力し、入力
したレジスタアドレス指定信号がアクティブ（Ｈｉｇｈ
レベル）である場合に限り、入力したライトクロックＷ
Ｃを、反転して通過させ、ピンレジスタ用フリップフロ
ップのクロック入力端子に送る。

【００８４】また、符号４Ａ１＿１＿１〜４Ａｎ＿１＿
１、４Ａ１＿２＿１〜４Ａｎ＿２＿１、…、４Ａ１＿ｋ
＿１〜４Ａｎ＿ｋ＿１、４Ａ１＿１＿２〜４Ａｎ＿１＿
２、４Ａ１＿２＿２〜４Ａｎ＿２＿２、…、４Ａ１＿ｋ
＿２〜４Ａｎ＿ｋ＿２、……、４Ａ１＿１＿ｊ〜４Ａｎ
＿１＿ｊ、４Ａ１＿２＿ｊ〜４Ａｎ＿２＿ｊ、…、４Ａ
１＿ｋ＿ｊ〜４Ａｎ＿ｋ＿ｊはピンレジスタ用フリップ
フロップであり、符号９Ａ１＿１＿１〜９Ａｎ＿１＿
１、９Ａ１＿２＿１〜９Ａｎ＿２＿１、…、９Ａ１＿ｋ
＿１〜９Ａｎ＿ｋ＿１、９Ａ１＿１＿２〜９Ａｎ＿１＿
２、９Ａ１＿２＿２〜９Ａｎ＿２＿２、…、９Ａ１＿ｋ
＿２〜９Ａｎ＿ｋ＿２、……９Ａ１＿１＿ｊ〜９Ａｎ＿
１＿ｊ、９Ａ１＿２＿ｊ〜９Ａｎ＿２＿ｊ、…、９Ａ１
＿ｋ＿ｊ〜９Ａｎ＿ｋ＿ｊは論理ゲートである。

【００８５】各回路ブロックは、それぞれ、ｎ個のピン
レジスタ用フリップフロップと、ｎ個の論理ゲートとを
内蔵している。例えば、回路ブロックＢ１１は、ピンレ
ジスタ用フリップフロップ４Ａ１＿１＿１、４Ａ２＿１
＿１、…、４Ａｎ＿１＿１と、論理ゲート９Ａ１＿１＿
１、９Ａ２＿１＿１、…、９Ａｎ＿１＿１とを有する。

【００８６】図１１〜１５は、各回路ブロックに、ピン
アサインの変更を行わずに、ブロックアドレスの順にデ
ータを転送する場合の動作を示すタイミングチャートで
ある。なお、各図に示した時刻Ｔ１〜Ｔ１０は、全ての
図において同一の時刻を表すものとする。例えば、図１
１に示した時刻Ｔ１は、図１２に示した時刻Ｔ１と同一
の時刻を表すものとする。

【００８７】予め、ブロックアドレス選択用フリップフ
ロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブ
ロックアドレス選択値として１を、ブロックアドレス選
択用フリップフロップ１Ａ１＿２、１Ａ２＿２、…、１
Ａｎ＿２にはブロックアドレス選択値として２を、ブロ
ックアドレス選択用フリップフロップ１Ａ１＿ｋ、１Ａ
２＿ｋ、…、１Ａｎ＿ｋにはブロックアドレス選択値と
してｋを設定しておく。

【００８８】そして、データ選択用フリップフロップ１
Ｂ１＿１、１Ｂ１＿２、…、１Ｂ１＿ｋにはＤＳＥＬ１
（データＤ１を選択する設定値）を、データ選択用フリ
ップフロップ１Ｂ２＿１、１Ｂ２＿２、…、１Ｂ２＿ｋ
にはＤＳＥＬ２（データＤ２を選択する設定値）を、デ
ータ選択用フリップフロップ１Ｂｎ＿１、１Ｂｎ＿２、
…、１Ｂｎ＿ｋにはＤＳＥＬｎ（データＤｎを選択する
設定値）を設定しておく。

【００８９】ブロックアドレス選択用フリップフロップ
１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿
２、１Ａ２＿２、…、１Ａｎ＿２、……、１Ａ１＿ｋ、
１Ａ２＿ｋ、１Ａｎ＿ｋが出力するブロックアドレス選
択値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿
１、…、１Ｃｎ＿１、１Ｃ１＿２、１Ｃ２＿２、…、１
Ｃｎ＿２、……、１Ｃ１＿ｋ、１Ｃ２＿ｋ、１Ｃｎ＿ｋ
に入力される。

【００９０】以下、テストピン１＿１に対応する回路を
例に挙げて構成を説明する。なお、テストピン１＿１以
外、すなわちテストピン２＿１〜ｎ＿ｋに対応する回路
の構成は、テストピン１＿１に対応する回路の構成と同
様なので、説明を省略する。

【００９１】一致検出回路１Ｃ１＿１は、ブロックアド
レス選択用フリップフロップ１Ａ１＿１が出力するｍビ
ットのブロックアドレス選択値と、ｍビットのブロック
アドレスとを入力し、一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１は、２つの入力が一致している
か否かを検出し、一致している場合には、出力する一致
信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出
回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７
Ａ１＿１に送られる。

【００９２】ブロックアドレス選択用フリップフロップ
１Ａ１＿１に設定されているブロックアドレス選択値に
応じて、各一致検出回路は、相互に異なるタイミングで
一致信号を出力する。すなわち、一致検出回路１Ｃ１＿
１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレス
として１が送られてきたとき、一致検出回路１Ｃ１＿
２、１Ｃ２＿２、…、１Ｃｎ＿２は、ブロックアドレス
として２が送られてきたとき、一致検出回路１Ｃ１＿
ｋ、１Ｃ２＿ｋ、…、１Ｃｎ＿ｋは、ブロックアドレス
としてｋが送られてきたとき、それぞれ、一致信号を出
力する。

【００９３】ｎ対１セレクタ２Ａ１＿１は、データ選択
用フリップフロップ１Ｂ１＿１が出力するデータ選択値
に応じて、データＤ１〜データＤｎの中から１ビットの
データを選択し出力する。ここでは、ｎ対１セレクタ２
Ａ１＿１、２Ａ１＿２、…、２Ａ１＿ｋはデータＤ１
を、ｎ対１セレクタ２Ａ２＿１、２Ａ２＿２、…、２Ａ
２＿ｋはデータＤ２を、ｎ対１セレクタ２Ａｎ＿１、２
Ａｎ＿２、…、２Ａｎ＿ｋはデータＤｎを選択し出力す
る。

【００９４】２対１セレクタ２Ｂ１＿１は、書き込み制
御回路６が出力するＳＥＬ信号に応じて、ｎ対１セレク
タ２Ａ１＿１が出力するデータと、回路ブロックＢ１１
内の論理ゲート９Ａ１＿１＿１が出力するピンデータＤ
１＿１＿１とのうちのいずれか一方を選択し出力する。

【００９５】データバッファ用フリップフロップ３Ａ１
＿１は、ＯＲゲート７Ｂ１＿１から送られるクロック信
号（ライトクロックＷＣまたはＣＬＫ信号）に同期し
て、２対１セレクタ２Ｂ１＿１から送られるデータをサ
ンプリング（記憶）する。

【００９６】回路ブロックＢ１１内のピンレジスタ用フ
リップフロップ４Ａ１＿１＿１は、ＮＡＮＤゲート８Ａ
１から送られるライトクロックＷＣに同期して、データ
バッファ用フリップフロップ３Ａ１＿１から送られるデ
ータをレジスタアドレスが１のときサンプリング（記
憶）する。

【００９７】レジスタアドレスデコーダ５Ａは、ｉビッ
トのレジスタアドレスを入力し、ｊ本のレジスタアドレ
ス指定信号を出力する。そして、入力したレジスタアド
レスに応じて、ｊ本のレジスタアドレス指定信号のうち
のいずれか１本をアクティブ（Ｈｉｇｈレベル）にす
る。

【００９８】書き込み制御回路６は、ｉビットのレジス
タアドレスと、ライトクロックＷＣとを入力し、ＳＥＬ
信号と、ＣＬＫ信号とを出力する。

【００９９】ＳＥＬ信号は、２対１セレクタ２Ｂ１＿１
が、ｎ対１セレクタ２Ａ１＿１が出力するデータと、回
路ブロックＢ１１内の論理ゲート９Ａ１＿１＿１が出力
するピンデータＤ１＿１＿１とのうちのいずれを入力と
して選択するかを決定する。

【０１００】ＣＬＫ信号は、データバッファ用フリップ
フロップ３Ａが、２対１セレクタ２Ｂ１＿１の出力をサ
ンプリングする際に用いるクロック信号である。すなわ
ち、ＳＥＬ信号に応じて、２対１セレクタ２Ｂ１＿１
が、論理ゲート９Ａ１＿１＿１が出力するピンデータＤ
１＿１＿１を入力として選択し、出力したとき、データ
バッファ用フリップフロップ３Ａ１＿１は、この出力を
サンプリングする。

【０１０１】ＡＮＤゲート７Ａ１＿１は、一致検出回路
１Ｃ１＿１が出力する一致信号と、ライトクロックＷＣ
とを入力し、一致検出回路１Ｃ１＿１が一致を検出し、
一致信号がアクティブ（Ｈｉｇｈレベル）になった場合
に限り、入力したライトクロックＷＣを通過させ、ＯＲ
ゲート７Ｂ１＿１に送る。

【０１０２】ＯＲゲート７Ｂ１＿１は、ＡＮＤゲート７
Ａ１＿１が出力するライトクロックＷＣと、書き込み制
御回路６が出力するＣＬＫ信号出力とを入力し、これら
の信号を、データバッファ用フリップフロップ３Ａ１＿
１のクロック入力端子に送る。

【０１０３】ＮＡＮＤゲート８Ａ１〜８Ａｋは、レジス
タアドレスデコーダ５Ａが出力するレジスタアドレス指
定信号と、ライトクロックＷＣとを入力し、レジスタア
ドレス指定信号がアクティブ（Ｈｉｇｈレベル）である
場合に限り、ライトクロックＷＣを通過させ、通過させ
たライトクロックＷＣを、複数のピンレジスタ用フリッ
プフロップのクロック入力端子に送る。

【０１０４】論理ゲート９Ａ１＿１＿１は、ピンレジス
タ用フリップフロップ４Ａ１＿１＿１が出力するピンデ
ータＤ１＿１＿１を入力し、レジスタアドレスデコーダ
５Ａが出力するレジスタアドレス指定信号によりイネー
ブル制御され、入力したピンデータＤ１＿１＿１を２対
１セレクタ２Ｂ１＿１に送る。

【０１０５】データ転送時、論理ゲート９Ａ１＿１＿１
を、レジスタアドレスデコーダ５Ａが出力するレジスタ
アドレス指定信号によりイネーブル制御することによ
り、転送先とされたレジスタアドレスを有する回路ブロ
ック内の全てのピンレジスタ用フリップフロップに記憶
されたデータが読み出される。読み出されたデータは、
対応する２対１セレクタに入力される。

【０１０６】まず、２対１セレクタ２Ｂ１＿１は、書き
込み制御回路６が出力するＳＥＬ信号に応じて、論理ゲ
ート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１
を入力として選択し、出力する。

【０１０７】出力されたピンデータＤ１＿１＿１は、一
旦、データバッファ用フリップフロップ３Ａ１＿１にサ
ンプリング（記憶）される。サンプリングは、書き込み
制御回路６が出力するＣＬＫ信号に同期して行われる。

【０１０８】すなわち、転送先とされたレジスタアドレ
スを有する回路ブロック内の全てのピンレジスタ用フリ
ップフロップに記憶されたデータを、対応するデータバ
ッファ用フリップフロップにコピーする。

【０１０９】次に、２対１セレクタ２Ｂ１＿１は、書き
込み制御回路６が出力するＳＥＬ信号に応じて、ｎ対１
セレクタ２Ａ１＿１が出力するデータを入力として選択
し、出力する。

【０１１０】ＡＮＤゲート７Ａ１＿１によって、一致検
出回路１Ｃ１＿１が出力する一致信号と、ライトクロッ
クＷＣとの論理積をとることにより、一致検出回路１Ｃ
１＿１が一致を検出し、一致信号がアクティブ（Ｈｉｇ
ｈレベル）である場合に限って、データバッファ用フリ
ップフロップ３Ａ１＿１に、ｎ対１セレクタ２Ａ１＿１
および２対１セレクタ２Ｂ１＿１が選択した、データＤ
１〜データＤｎのうちのいずれかが格納される。すなわ
ち、データバッファ用フリップフロップ３Ａ１＿１に格
納されるデータが変更される。

【０１１１】データバッファ用フリップフロップ３Ａ１
＿１が出力するデータは、回路ブロックＢ１１内のピン
レジスタ用フリップフロップ４Ａ１＿１＿１によって、
ＮＡＮＤゲート８Ａ１が出力するライトクロックＷＣに
同期してサンプリング（記憶）される。これにより、転
送先とされたレジスタアドレスを有する回路ブロック群
のうち、さらに、転送先とされたブロックアドレスを有
する回路ブロックが選択され、選択された回路ブロック
内のピンレジスタ用フリップフロップに格納されたデー
タのみが更新される。以下、転送先ブロックアドレス、
レジスタアドレスに対応し、同様の動作を繰り返すので
説明を省略する。

【０１１２】この結果、ピンレジスタ用フリップフロッ
プ４Ａ１＿１＿１にはブロックアドレスが１、レジスタ
アドレスが１のときのデータＤ１が、ピンレジスタ用フ
リップフロップ４Ａ２＿１＿１にはブロックアドレスが
１、レジスタアドレスが１のときのデータＤ２が、ピン
レジスタ用フリップフロップ４Ａｎ＿１＿１にはブロッ
クアドレスが１、レジスタアドレスが１のときのデータ
Ｄｎが、ピンレジスタ用フリップフロップ４Ａ１＿２＿
１にはブロックアドレスが２、レジスタアドレスが１の
ときのデータＤ１が、ピンレジスタ用フリップフロップ
４Ａ２＿２＿１にはブロックアドレスが２、レジスタア
ドレスが１のときのデータＤ２が、ピンレジスタ用フリ
ップフロップ４Ａｎ＿２＿１にはブロックアドレスが
２、レジスタアドレスが１のときのデータＤｎが、ピン
レジスタ用フリップフロップ４Ａ１＿ｋ＿１にはブロッ
クアドレスがｋ、レジスタアドレスが１のときのデータ
Ｄ１が、ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿
１にはブロックアドレスがｋ、レジスタアドレスが１の
ときのデータＤ２が、ピンレジスタ用フリップフロップ
４Ａｎ＿ｋ＿１にはブロックアドレスがｋ、レジスタア
ドレスが１のときのデータＤｎがサンプリング（記憶）
される。

【０１１３】すなわち、ピンアサインは変更されない。

【０１１４】図１６〜２０は、各回路ブロックに、回路
ブロック単位でピンアサインを変更し、ブロックアドレ
スの順にデータを転送する場合の動作を示すタイミング
チャートである。なお、各図に示した時刻Ｔ１〜Ｔ１０
は、全ての図において同一の時刻を表すものとする。例
えば、図１６に示した時刻Ｔ１は、図１７に示した時刻
Ｔ１と同一の時刻を表すものとする。

【０１１５】予め、ブロックアドレス選択用フリップフ
ロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブ
ロックアドレス選択値として２を、ブロックアドレス選
択用フリップフロップ１Ａ１＿２、１Ａ２＿２、…、１
Ａｎ＿２にはブロックアドレス選択値として１を、ブロ
ックアドレス選択用フリップフロップ１Ａ１＿ｋ、１Ａ
２＿ｋ、…、１Ａｎ＿ｋにはブロックアドレス選択値と
してｋを設定しておく。

【０１１６】そして、データ選択用フリップフロップ１
Ｂ１＿１、１Ｂ１＿２、…、１Ｂ１＿ｋにはＤＳＥＬ１
（データＤ１を選択する設定値）を、データ選択用フリ
ップフロップ１Ｂ２＿１、１Ｂ２＿２、…、１Ｂ２＿ｋ
にはＤＳＥＬ２（データＤ２を選択する設定値）を、デ
ータ選択用フリップフロップ１Ｂｎ＿１、１Ｂｎ＿２、
…、１Ｂｎ＿ｋにはＤＳＥＬｎ（データＤｎを選択する
設定値）を設定しておく。

【０１１７】ブロックアドレス選択用フリップフロップ
１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿
２、１Ａ２＿２、…、１Ａｎ＿２、……、１Ａ１＿ｋ、
１Ａ２＿ｋ、１Ａｎ＿ｋが出力するブロックアドレス選
択値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿
１、…、１Ｃｎ＿１、１Ｃ１＿２、１Ｃ２＿２、…、１
Ｃｎ＿２、……、１Ｃ１＿ｋ、１Ｃ２＿ｋ、１Ｃｎ＿ｋ
に入力される。

【０１１８】以下、テストピン１＿１に対応する回路を
例に挙げて構成を説明する。なお、テストピン１＿１以
外、すなわちテストピン２＿１〜ｎ＿ｋに対応する回路
の構成は、テストピン１＿１に対応する回路の構成と同
様なので、説明を省略する。

【０１１９】一致検出回路１Ｃ１＿１は、ブロックアド
レス選択用フリップフロップ１Ａ１＿１が出力するｍビ
ットのブロックアドレス選択値と、ｍビットのブロック
アドレスとを入力し、一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１は、２つの入力が一致している
か否かを検出し、一致している場合には、出力する一致
信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出
回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７
Ａ１＿１に送られる。

【０１２０】ブロックアドレス選択用フリップフロップ
１Ａ１＿１に設定されているブロックアドレス選択値に
応じて、各一致検出回路は、相互に異なるタイミングで
一致信号を出力する。すなわち、一致検出回路１Ｃ１＿
１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレス
として２が送られてきたとき、一致検出回路１Ｃ１＿
２、１Ｃ２＿２、…、１Ｃｎ＿２は、ブロックアドレス
として１が送られてきたとき、一致検出回路１Ｃ１＿
ｋ、１Ｃ２＿ｋ、…、１Ｃｎ＿ｋは、ブロックアドレス
としてｋが送られてきたとき、それぞれ、一致信号を出
力する。

【０１２１】ｎ対１セレクタ２Ａ１＿１は、データ選択
用フリップフロップ１Ｂ１＿１が出力するデータ選択値
に応じて、データＤ１〜データＤｎの中から１ビットの
データを選択し出力する。ここでは、ｎ対１セレクタ２
Ａ１＿１、２Ａ１＿２、…、２Ａ１＿ｋはデータＤ１
を、ｎ対１セレクタ２Ａ２＿１、２Ａ２＿２、…、２Ａ
２＿ｋはデータＤ２を、ｎ対１セレクタ２Ａｎ＿１、２
Ａｎ＿２、…、２Ａｎ＿ｋはデータＤｎを選択し出力す
る。

【０１２２】以下、図１１〜１５に示した場合と同様の
動作を行うので、説明を省略する。

【０１２３】この結果、ピンレジスタ用フリップフロッ
プ４Ａ１＿１＿１にはブロックアドレスが２、レジスタ
アドレスが１のときのデータＤ１が、ピンレジスタ用フ
リップフロップ４Ａ２＿１＿１にはブロックアドレスが
２、レジスタアドレスが１のときのデータＤ２が、ピン
レジスタ用フリップフロップ４Ａｎ＿１＿１にはブロッ
クアドレスが２、レジスタアドレスが１のときのデータ
Ｄｎが、ピンレジスタ用フリップフロップ４Ａ１＿２＿
１にはブロックアドレスが１、レジスタアドレスが１の
ときのデータＤ１が、ピンレジスタ用フリップフロップ
４Ａ２＿２＿１にはブロックアドレスが１、レジスタア
ドレスが１のときのデータＤ２が、ピンレジスタ用フリ
ップフロップ４Ａｎ＿２＿１にはブロックアドレスが
１、レジスタアドレスが１のときのデータＤｎが、ピン
レジスタ用フリップフロップ４Ａ１＿ｋ＿１にはブロッ
クアドレスがｋ、レジスタアドレスが１のときのデータ
Ｄ１が、ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿
１にはブロックアドレスがｋ、レジスタアドレスが１の
ときのデータＤ２が、ピンレジスタ用フリップフロップ
４Ａｎ＿ｋ＿１にはブロックアドレスがｋ、レジスタア
ドレスが１のときのデータＤｎがサンプリング（記憶）
される。

【０１２４】すなわち、あらかじめ各ブロックアドレス
選択用フリップフロップに格納するブロックアドレス選
択値を変更することにより、回路ブロック単位でピンア
サインを変更することができる。

【０１２５】図２１〜２５は、テストピン単位でピンア
サインを変更し、ブロックアドレスの順にデータを転送
する場合の動作を示すタイミングチャートである。な
お、各図に示した時刻Ｔ１〜Ｔ１０は、全ての図におい
て同一の時刻を表すものとする。例えば、図２１に示し
た時刻Ｔ１は、図２２に示した時刻Ｔ１と同一の時刻を
表すものとする。

【０１２６】予め、ブロックアドレス選択用フリップフ
ロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブ
ロックアドレス選択値として１を、ブロックアドレス選
択用フリップフロップ１Ａｎ＿２と、１Ａ１＿ｋと、１
Ａ２＿ｋにはブロックアドレス選択値として２を、ブロ
ックアドレス選択用フリップフロップ１Ａ１＿２と、１
Ａ２＿２と、１Ａｎ＿ｋにはブロックアドレス選択値と
してｋを設定しておく。

【０１２７】そして、データ選択用フリップフロップ１
Ｂ２＿１と、１Ｂｎ＿２と、１Ｂｎ＿ｋにはＤＳＥＬ１
（データＤ１を選択する設定値）を、データ選択用フリ
ップフロップ１Ｂ１＿１と、１Ｂ２＿２と、１Ｂ２＿ｋ
にはＤＳＥＬ２（データＤ２を選択する設定値）を、デ
ータ選択用フリップフロップ１Ｂｎ＿１と、１Ｂ１＿２
と、１Ｂ１＿ｋにはＤＳＥＬｎ（データＤｎを選択する
設定値）を設定しておく。

【０１２８】ブロックアドレス選択用フリップフロップ
１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿
２、１Ａ２＿２、…、１Ａｎ＿２、……、１Ａ１＿ｋ、
１Ａ２＿ｋ、１Ａｎ＿ｋが出力するブロックアドレス選
択値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿
１、…、１Ｃｎ＿１、１Ｃ１＿２、１Ｃ２＿２、…、１
Ｃｎ＿２、……、１Ｃ１＿ｋ、１Ｃ２＿ｋ、１Ｃｎ＿ｋ
に入力される。

【０１２９】以下、テストピン１＿１に対応する回路を
例に挙げて構成を説明する。なお、テストピン１＿１以
外、すなわちテストピン２＿１〜ｎ＿ｋに対応する回路
の構成は、テストピン１＿１に対応する回路の構成と同
様なので、説明を省略する。

【０１３０】一致検出回路１Ｃ１＿１は、ブロックアド
レス選択用フリップフロップ１Ａ１＿１が出力するｍビ
ットのブロックアドレス選択値と、ｍビットのブロック
アドレスとを入力し、一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１は、２つの入力が一致している
か否かを検出し、一致している場合には、出力する一致
信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出
回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７
Ａ１＿１に送られる。

【０１３１】ブロックアドレス選択用フリップフロップ
１Ａ１＿１に設定されているブロックアドレス選択値に
応じて、各一致検出回路は、相互に異なるタイミングで
一致信号を出力する。すなわち、一致検出回路１Ｃ１＿
１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレス
として１が送られてきたとき、一致検出回路１Ｃｎ＿２
と、１Ｃ１＿ｋと、１Ｃ２＿ｋは、ブロックアドレスと
して２が送られてきたとき、一致検出回路１Ｃ１＿２
と、１Ｃ２＿２と、１Ｃｎ＿ｋは、ブロックアドレスと
してｋが送られてきたとき、それぞれ、一致信号を出力
する。

【０１３２】ｎ対１セレクタ２Ａ１＿１は、データ選択
用フリップフロップ１Ｂ１＿１が出力するデータ選択値
に応じて、データＤ１〜データＤｎの中から１ビットの
データを選択し出力する。ここでは、ｎ対１セレクタ２
Ａ２＿１と、２Ａｎ＿２と、２Ａｎ＿ｋはデータＤ１
を、ｎ対１セレクタ２Ａ１＿１と、２Ａ２＿２と、２Ａ
２＿ｋはデータＤ２を、ｎ対１セレクタ２Ａｎ＿１と、
２Ａ１＿２と、２Ａ１＿ｋはデータＤｎを選択し出力す
る。

【０１３３】以下、図１１〜１５に示した場合と同様の
動作を行うので、説明を省略する。

【０１３４】この結果、ピンレジスタ用フリップフロッ
プ４Ａ１＿１＿１にはブロックアドレスが１、レジスタ
アドレスが１のときのデータＤ２が、ピンレジスタ用フ
リップフロップ４Ａ２＿１＿１にはブロックアドレスが
１、レジスタアドレスが１のときのデータＤ１が、ピン
レジスタ用フリップフロップ４Ａｎ＿１＿１にはブロッ
クアドレスが１、レジスタアドレスが１のときのデータ
Ｄｎが、ピンレジスタ用フリップフロップ４Ａ１＿２＿
１にはブロックアドレスがｋ、レジスタアドレスが１の
ときのデータＤｎが、ピンレジスタ用フリップフロップ
４Ａ２＿２＿１にはブロックアドレスがｋ、レジスタア
ドレスが１のときのデータＤ２が、ピンレジスタ用フリ
ップフロップ４Ａｎ＿２＿１にはブロックアドレスが
２、レジスタアドレスが１のときのデータＤ１が、ピン
レジスタ用フリップフロップ４Ａ１＿ｋ＿１にはブロッ
クアドレスが２、レジスタアドレスが１のときのデータ
Ｄｎが、ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿
１にはブロックアドレスが２、レジスタアドレスが１の
ときのデータＤ２が、ピンレジスタ用フリップフロップ
４Ａｎ＿ｋ＿１にはブロックアドレスがｋ、レジスタア
ドレスが１のときのデータＤ１がサンプリング（記憶）
される。

【０１３５】すなわち、あらかじめ各ブロックアドレス
選択用フリップフロップに格納するブロックアドレス選
択値と、あらかじめ各データ選択用フリップフロップに
格納するデータ選択値とを変更することにより、テスト
ピン単位でピンアサインを変更することができる。

【０１３６】図２６〜２８は、各回路ブロックに、ピン
アサインの変更を行わずに、レジスタアドレスの順にデ
ータを転送する場合の動作を示すタイミングチャートで
ある。なお、各図に示した時刻Ｔ１〜Ｔ１０は、全ての
図において同一の時刻を表すものとする。例えば、図２
６に示した時刻Ｔ１は、図２７に示した時刻Ｔ１と同一
の時刻を表すものとする。

【０１３７】予め、ブロックアドレス選択用フリップフ
ロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブ
ロックアドレス選択値として１を設定しておく。

【０１３８】そして、データ選択用フリップフロップ１
Ｂ１＿１にはＤＳＥＬ１（データＤ１を選択する設定
値）を、データ選択用フリップフロップ１Ｂ２＿１には
ＤＳＥＬ２（データＤ２を選択する設定値）を、データ
選択用フリップフロップ１Ｂｎ＿１にはＤＳＥＬｎ（デ
ータＤｎを選択する設定値）を設定しておく。

【０１３９】ブロックアドレス選択用フリップフロップ
１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１が出力するブ
ロックアドレス選択値は、それぞれ、一致検出回路１Ｃ
１＿１、１Ｃ２＿１、…、１Ｃｎ＿１に入力される。

【０１４０】以下、テストピン１＿１に対応する回路を
例に挙げて構成を説明する。なお、テストピン１＿１以
外のテストピンに対応する回路の構成は、テストピン１
＿１に対応する回路の構成と同様なので、説明を省略す
る。

【０１４１】一致検出回路１Ｃ１＿１は、ブロックアド
レス選択用フリップフロップ１Ａ１＿１が出力するｍビ
ットのブロックアドレス選択値と、ｍビットのブロック
アドレスとを入力し、一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１は、２つの入力が一致している
か否かを検出し、一致している場合には、出力する一致
信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出
回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７
Ａ１＿１に送られる。

【０１４２】ブロックアドレス選択用フリップフロップ
１Ａ１＿１に設定されているブロックアドレス選択値に
応じて、各一致検出回路は、相互に異なるタイミングで
一致信号を出力する。すなわち、一致検出回路１Ｃ１＿
１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレス
として１が送られてきたとき、それぞれ、一致信号を出
力する。

【０１４３】ｎ対１セレクタ２Ａ１＿１は、データ選択
用フリップフロップ１Ｂ１＿１が出力するデータ選択値
に応じて、データＤ１〜データＤｎの中から１ビットの
データを選択し出力する。ここでは、ｎ対１セレクタ２
Ａ１＿１はデータＤ１を、ｎ対１セレクタ２Ａ２＿１は
データＤ２を、ｎ対１セレクタ２Ａｎ＿１はデータＤｎ
を選択し出力する。

【０１４４】２対１セレクタ２Ｂ１＿１は、書き込み制
御回路６が出力するＳＥＬ信号に応じて、ｎ対１セレク
タ２Ａ１＿１が出力するデータと、回路ブロックＢ１１
内の論理ゲート９Ａ１＿１＿１が出力するピンデータＤ
１＿１＿１とのうちのいずれか一方を選択し出力する。

【０１４５】データバッファ用フリップフロップ３Ａ１
＿１は、ＯＲゲート７Ｂ１＿１から送られるクロック信
号（ライトクロックＷＣまたはＣＬＫ信号）に同期し
て、２対１セレクタ２Ｂ１＿１から送られるデータをサ
ンプリング（記憶）する。

【０１４６】回路ブロックＢ１１内のピンレジスタ用フ
リップフロップ４Ａ１＿１＿１〜４Ａｎ＿１＿１は、Ｎ
ＡＮＤゲート８Ａ１から送られるライトクロックＷＣに
同期して、データバッファ用フリップフロップ３Ａ１＿
１〜３Ａｎ＿１から送られるデータをレジスタアドレス
が１のときサンプリング（記憶）する。

【０１４７】回路ブロックＢ１２内のピンレジスタ用フ
リップフロップ４Ａ１＿１＿２〜４Ａｎ＿１＿２は、Ｎ
ＡＮＤゲート８Ａ２から送られるライトクロックＷＣに
同期して、データバッファ用フリップフロップ３Ａ１＿
１〜３Ａｎ＿１から送られるデータをレジスタアドレス
が２のときサンプリング（記憶）する。

【０１４８】回路ブロックＢ１ｊ内のピンレジスタ用フ
リップフロップ４Ａ１＿１＿ｊ〜４Ａｎ＿１＿ｊは、Ｎ
ＡＮＤゲート８Ａｊから送られるライトクロックＷＣに
同期して、データバッファ用フリップフロップ３Ａ１＿
１〜３Ａｎ＿１から送られるデータをレジスタアドレス
がｊのときサンプリング（記憶）する。

【０１４９】レジスタアドレスデコーダ５Ａは、ｉビッ
トのレジスタアドレスを入力し、ｊ本のレジスタアドレ
ス指定信号を出力する。そして、入力したレジスタアド
レスに応じて、ｊ本のレジスタアドレス指定信号のうち
のいずれか１本をアクティブ（Ｈｉｇｈレベル）にす
る。

【０１５０】書き込み制御回路６は、ｉビットのレジス
タアドレスと、ライトクロックＷＣとを入力し、ＳＥＬ
信号と、ＣＬＫ信号とを出力する。

【０１５１】ＳＥＬ信号は、２対１セレクタ２Ｂ１＿１
が、ｎ対１セレクタ２Ａ１＿１が出力するデータと、回
路ブロックＢ１１内の論理ゲート９Ａ１＿１＿１が出力
するピンデータＤ１＿１＿１とのうちのいずれを入力と
して選択するかを決定する。

【０１５２】ＣＬＫ信号は、データバッファ用フリップ
フロップ３Ａが、２対１セレクタ２Ｂ１＿１の出力をサ
ンプリングする際に用いるクロック信号である。すなわ
ち、ＳＥＬ信号に応じて、２対１セレクタ２Ｂ１＿１
が、論理ゲート９Ａ１＿１＿１が出力するピンデータＤ
１＿１＿１を入力として選択し、出力したとき、データ
バッファ用フリップフロップ３Ａ１＿１は、この出力を
サンプリングする。

【０１５３】ＡＮＤゲート７Ａ１＿１は、一致検出回路
１Ｃ１＿１が出力する一致信号と、ライトクロックＷＣ
とを入力し、一致検出回路１Ｃ１＿１が一致を検出し、
一致信号がアクティブ（Ｈｉｇｈレベル）になった場合
に限り、入力したライトクロックＷＣを通過させ、ＯＲ
ゲート７Ｂ１＿１に送る。

【０１５４】ＯＲゲート７Ｂ１＿１は、ＡＮＤゲート７
Ａ１＿１が出力するライトクロックＷＣと、書き込み制
御回路６が出力するＣＬＫ信号出力とを入力し、これら
の信号を、データバッファ用フリップフロップ３Ａ１＿
１のクロック入力端子に送る。

【０１５５】ＮＡＮＤゲート８Ａ１〜８Ａｋは、レジス
タアドレスデコーダ５Ａが出力するレジスタアドレス指
定信号と、ライトクロックＷＣとを入力し、レジスタア
ドレス指定信号がアクティブ（Ｈｉｇｈレベル）である
場合に限り、ライトクロックＷＣを通過させ、通過させ
たライトクロックＷＣを、複数のピンレジスタ用フリッ
プフロップのクロック入力端子に送る。

【０１５６】論理ゲート９Ａ１＿１＿１は、ピンレジス
タ用フリップフロップ４Ａ１＿１＿１が出力するピンデ
ータＤ１＿１＿１を入力し、レジスタアドレスデコーダ
５Ａが出力するレジスタアドレス指定信号によりイネー
ブル制御され、入力したピンデータＤ１＿１＿１を２対
１セレクタ２Ｂ１＿１に送る。

【０１５７】データ転送時、論理ゲート９Ａ１＿１＿１
を、レジスタアドレスデコーダ５Ａが出力するレジスタ
アドレス指定信号によりイネーブル制御することによ
り、転送先とされたレジスタアドレスを有する回路ブロ
ック内の全てのピンレジスタ用フリップフロップに記憶
されたデータが読み出される。読み出されたデータは、
対応する２対１セレクタに入力される。

【０１５８】まず、２対１セレクタ２Ｂ１＿１は、書き
込み制御回路６が出力するＳＥＬ信号に応じて、論理ゲ
ート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１
を入力として選択し、出力する。

【０１５９】出力されたピンデータＤ１＿１＿１は、一
旦、データバッファ用フリップフロップ３Ａ１＿１にサ
ンプリング（記憶）される。サンプリングは、書き込み
制御回路６が出力するＣＬＫ信号に同期して行われる。

【０１６０】すなわち、転送先とされたレジスタアドレ
スを有する回路ブロック内の全てのピンレジスタ用フリ
ップフロップに記憶されたデータを、対応するデータバ
ッファ用フリップフロップにコピーする。

【０１６１】次に、２対１セレクタ２Ｂ１＿１は、書き
込み制御回路６が出力するＳＥＬ信号に応じて、ｎ対１
セレクタ２Ａ１＿１が出力するデータを入力として選択
し、出力する。

【０１６２】ＡＮＤゲート７Ａ１＿１によって、一致検
出回路１Ｃ１＿１が出力する一致信号と、ライトクロッ
クＷＣとの論理積をとることにより、一致検出回路１Ｃ
１＿１が一致を検出し、一致信号がアクティブ（Ｈｉｇ
ｈレベル）である場合に限って、データバッファ用フリ
ップフロップ３Ａ１＿１に、ｎ対１セレクタ２Ａ１＿１
および２対１セレクタ２Ｂ１＿１が選択した、データＤ
１〜データＤｎのうちのいずれかが格納される。すなわ
ち、データバッファ用フリップフロップ３Ａ１＿１に格
納されるデータが変更される。

【０１６３】データバッファ用フリップフロップ３Ａ１
＿１が出力するデータは、回路ブロックＢ１１内のピン
レジスタ用フリップフロップ４Ａ１＿１＿１によって、
ＮＡＮＤゲート８Ａ１が出力するライトクロックＷＣに
同期してサンプリング（記憶）される。これにより、転
送先とされたレジスタアドレスを有する回路ブロック群
のうち、さらに、転送先とされたブロックアドレスを有
する回路ブロックが選択され、選択された回路ブロック
内のピンレジスタ用フリップフロップに格納されたデー
タのみが更新される。以下、転送先ブロックアドレス、
レジスタアドレスに対応し、同様の動作を繰り返すので
説明を省略する。

【０１６４】この結果、ピンレジスタ用フリップフロッ
プ４Ａ１＿１＿１にはブロックアドレスが１、レジスタ
アドレスが１のときのデータＤ１が、ピンレジスタ用フ
リップフロップ４Ａ２＿１＿１にはブロックアドレスが
１、レジスタアドレスが１のときのデータＤ２が、ピン
レジスタ用フリップフロップ４Ａｎ＿１＿１にはブロッ
クアドレスが１、レジスタアドレスが１のときのデータ
Ｄｎが、ピンレジスタ用フリップフロップ４Ａ１＿１＿
２にはブロックアドレスが１、レジスタアドレスが２の
ときのデータＤ１が、ピンレジスタ用フリップフロップ
４Ａ２＿１＿２にはブロックアドレスが１、レジスタア
ドレスが２のときのデータＤ２が、ピンレジスタ用フリ
ップフロップ４Ａｎ＿１＿２にはブロックアドレスが
１、レジスタアドレスが２のときのデータＤｎが、ピン
レジスタ用フリップフロップ４Ａ１＿１＿ｊにはブロッ
クアドレスが１、レジスタアドレスがｊのときのデータ
Ｄ１が、ピンレジスタ用フリップフロップ４Ａ２＿１＿
ｊにはブロックアドレスが１、レジスタアドレスがｊの
ときのデータＤ２が、ピンレジスタ用フリップフロップ
４Ａｎ＿１＿ｊにはブロックアドレスが１、レジスタア
ドレスがｊのときのデータＤｎがサンプリング（記憶）
される。

【０１６５】すなわち、ピンアサインは変更されない。

【０１６６】図２９〜３１は、各回路ブロックに、回路
ブロック単位でピンアサインを変更し、レジスタアドレ
スの順にデータを転送する場合の動作を示すタイミング
チャートである。具体的には、ブロックアドレスが１の
回路ブロックに転送されるデータと、ブロックアドレス
が２の回路ブロックに転送されるデータとが交換され
る。なお、各図に示した時刻Ｔ１〜Ｔ１０は、全ての図
において同一の時刻を表すものとする。例えば、図２９
に示した時刻Ｔ１は、図３０に示した時刻Ｔ１と同一の
時刻を表すものとする。

【０１６７】予め、ブロックアドレス選択用フリップフ
ロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブ
ロックアドレス選択値として２を設定しておく。

【０１６８】そして、データ選択用フリップフロップ１
Ｂ１＿１にはＤＳＥＬ１（データＤ１を選択する設定
値）を、データ選択用フリップフロップ１Ｂ２＿１には
ＤＳＥＬ２（データＤ２を選択する設定値）を、データ
選択用フリップフロップ１Ｂｎ＿１にはＤＳＥＬｎ（デ
ータＤｎを選択する設定値）を設定しておく。

【０１６９】ブロックアドレス選択用フリップフロップ
１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１が出力するブ
ロックアドレス選択値は、それぞれ、一致検出回路１Ｃ
１＿１、１Ｃ２＿１、…、１Ｃｎ＿１に入力される。

【０１７０】以下、テストピン１＿１に対応する回路を
例に挙げて構成を説明する。なお、テストピン１＿１以
外のテストピンに対応する回路の構成は、テストピン１
＿１に対応する回路の構成と同様なので、説明を省略す
る。

【０１７１】一致検出回路１Ｃ１＿１は、ブロックアド
レス選択用フリップフロップ１Ａ１＿１が出力するｍビ
ットのブロックアドレス選択値と、ｍビットのブロック
アドレスとを入力し、一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１は、２つの入力が一致している
か否かを検出し、一致している場合には、出力する一致
信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出
回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７
Ａ１＿１に送られる。

【０１７２】ブロックアドレス選択用フリップフロップ
１Ａ１＿１に設定されているブロックアドレス選択値に
応じて、各一致検出回路は、相互に異なるタイミングで
一致信号を出力する。すなわち、一致検出回路１Ｃ１＿
１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレス
として２が送られてきたとき、それぞれ、一致信号を出
力する。

【０１７３】ｎ対１セレクタ２Ａ１＿１は、データ選択
用フリップフロップ１Ｂ１＿１が出力するデータ選択値
に応じて、データＤ１〜データＤｎの中から１ビットの
データを選択し出力する。ここでは、ｎ対１セレクタ２
Ａ１＿１はデータＤ１を、ｎ対１セレクタ２Ａ２＿１は
データＤ２を、ｎ対１セレクタ２Ａｎ＿１はデータＤｎ
を選択し出力する。

【０１７４】以下、図２６〜２８に示した場合と同様の
動作を行うので、説明を省略する。

【０１７５】この結果、ピンレジスタ用フリップフロッ
プ４Ａ１＿１＿１にはブロックアドレスが２、レジスタ
アドレスが１のときのデータＤ１が、ピンレジスタ用フ
リップフロップ４Ａ２＿１＿１にはブロックアドレスが
２、レジスタアドレスが１のときのデータＤ２が、ピン
レジスタ用フリップフロップ４Ａｎ＿１＿１にはブロッ
クアドレスが２、レジスタアドレスが１のときのデータ
Ｄｎが、ピンレジスタ用フリップフロップ４Ａ１＿１＿
２にはブロックアドレスが２、レジスタアドレスが２の
ときのデータＤ１が、ピンレジスタ用フリップフロップ
４Ａ２＿１＿２にはブロックアドレスが２、レジスタア
ドレスが２のときのデータＤ２が、ピンレジスタ用フリ
ップフロップ４Ａｎ＿１＿２にはブロックアドレスが
２、レジスタアドレスが２のときのデータＤｎが、ピン
レジスタ用フリップフロップ４Ａ１＿１＿ｊにはブロッ
クアドレスが２、レジスタアドレスがｊのときのデータ
Ｄ１が、ピンレジスタ用フリップフロップ４Ａ２＿１＿
ｊにはブロックアドレスが２、レジスタアドレスがｊの
ときのデータＤ２が、ピンレジスタ用フリップフロップ
４Ａｎ＿１＿ｊにはブロックアドレスが２、レジスタア
ドレスがｊのときのデータＤｎがサンプリング（記憶）
される。

【０１７６】すなわち、あらかじめ各ブロックアドレス
選択用フリップフロップに格納するブロックアドレス選
択値を変更することにより、回路ブロック単位でピンア
サインを変更することができる。

【０１７７】図３２〜３４は、テストピン単位でピンア
サインを変更し、レジスタアドレスの順にデータを転送
する場合の動作を示すタイミングチャートである。な
お、各図に示した時刻Ｔ１〜Ｔ１０は、全ての図におい
て同一の時刻を表すものとする。例えば、図３２に示し
た時刻Ｔ１は、図３３に示した時刻Ｔ１と同一の時刻を
表すものとする。

【０１７８】予め、ブロックアドレス選択用フリップフ
ロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブ
ロックアドレス選択値として２を設定しておく。

【０１７９】そして、データ選択用フリップフロップ１
Ｂ２＿１にはＤＳＥＬ１（データＤ１を選択する設定
値）を、データ選択用フリップフロップ１Ｂ１＿１には
ＤＳＥＬ２（データＤ２を選択する設定値）を、データ
選択用フリップフロップ１Ｂｎ＿１にはＤＳＥＬｎ（デ
ータＤｎを選択する設定値）を設定しておく。

【０１８０】ブロックアドレス選択用フリップフロップ
１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１が出力するブ
ロックアドレス選択値は、それぞれ、一致検出回路１Ｃ
１＿１、１Ｃ２＿１、…、１Ｃｎ＿１に入力される。

【０１８１】以下、テストピン１＿１に対応する回路を
例に挙げて構成を説明する。なお、テストピン１＿１以
外のテストピンに対応する回路の構成は、テストピン１
＿１に対応する回路の構成と同様なので、説明を省略す
る。

【０１８２】一致検出回路１Ｃ１＿１は、ブロックアド
レス選択用フリップフロップ１Ａ１＿１が出力するｍビ
ットのブロックアドレス選択値と、ｍビットのブロック
アドレスとを入力し、一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１は、２つの入力が一致している
か否かを検出し、一致している場合には、出力する一致
信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出
回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７
Ａ１＿１に送られる。

【０１８３】ブロックアドレス選択用フリップフロップ
１Ａ１＿１に設定されているブロックアドレス選択値に
応じて、各一致検出回路は、相互に異なるタイミングで
一致信号を出力する。すなわち、一致検出回路１Ｃ１＿
１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレス
として２が送られてきたとき、それぞれ、一致信号を出
力する。

【０１８４】ｎ対１セレクタ２Ａ１＿１は、データ選択
用フリップフロップ１Ｂ１＿１が出力するデータ選択値
に応じて、データＤ１〜データＤｎの中から１ビットの
データを選択し出力する。ここでは、ｎ対１セレクタ２
Ａ１＿１はデータＤ２を、ｎ対１セレクタ２Ａ２＿１は
データＤ１を、ｎ対１セレクタ２Ａｎ＿１はデータＤｎ
を選択し出力する。

【０１８５】以下、図２６〜２８に示した場合と同様の
動作を行うので、説明を省略する。

【０１８６】この結果、ピンレジスタ用フリップフロッ
プ４Ａ１＿１＿１にはブロックアドレスが２、レジスタ
アドレスが１のときのデータＤ２が、ピンレジスタ用フ
リップフロップ４Ａ２＿１＿１にはブロックアドレスが
２、レジスタアドレスが１のときのデータＤ１が、ピン
レジスタ用フリップフロップ４Ａｎ＿１＿１にはブロッ
クアドレスが２、レジスタアドレスが１のときのデータ
Ｄｎが、ピンレジスタ用フリップフロップ４Ａ１＿１＿
２にはブロックアドレスが２、レジスタアドレスが２の
ときのデータＤ２が、ピンレジスタ用フリップフロップ
４Ａ２＿１＿２にはブロックアドレスが２、レジスタア
ドレスが２のときのデータＤ１が、ピンレジスタ用フリ
ップフロップ４Ａｎ＿１＿２にはブロックアドレスが
２、レジスタアドレスが２のときのデータＤｎが、ピン
レジスタ用フリップフロップ４Ａ１＿１＿ｊにはブロッ
クアドレスが２、レジスタアドレスがｊのときのデータ
Ｄ２が、ピンレジスタ用フリップフロップ４Ａ２＿１＿
ｊにはブロックアドレスが２、レジスタアドレスがｊの
ときのデータＤ１が、ピンレジスタ用フリップフロップ
４Ａｎ＿１＿ｊにはブロックアドレスが２、レジスタア
ドレスがｊのときのデータＤｎがサンプリング（記憶）
される。

【０１８７】すなわち、あらかじめ各ブロックアドレス
選択用フリップフロップに格納するブロックアドレス選
択値と、あらかじめ各データ選択用フリップフロップに
格納するデータ選択値とを変更することにより、テスト
ピン単位でピンアサインを変更することができる。

【０１８８】図３５〜４０は、複数のブロックアドレス
に並列にデータを転送する場合の動作を示すタイミング
チャートである。具体的には、ブロックアドレスが１の
回路ブロックと、ブロックアドレスがｋの回路ブロック
とに並列にデータが転送される。なお、各図に示した時
刻Ｔ１〜Ｔ１３は、全ての図において同一の時刻を表す
ものとする。例えば、図３５に示した時刻Ｔ１は、図３
６に示した時刻Ｔ１と同一の時刻を表すものとする。

【０１８９】予め、ブロックアドレス選択用フリップフ
ロップ１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１にはブ
ロックアドレス選択値として１を、ブロックアドレス選
択用フリップフロップ１Ａ１＿２、１Ａ２＿２、…、１
Ａｎ＿２にはブロックアドレス選択値として２を、ブロ
ックアドレス選択用フリップフロップ１Ａ１＿ｋ、１Ａ
２＿ｋ、…、１Ａｎ＿ｋにはブロックアドレス選択値と
して１を設定しておく。

【０１９０】そして、データ選択用フリップフロップ１
Ｂ１＿１、１Ｂ１＿２、…、１Ｂ１＿ｋにはＤＳＥＬ１
（データＤ１を選択する設定値）を、データ選択用フリ
ップフロップ１Ｂ２＿１、１Ｂ２＿２、…、１Ｂ２＿ｋ
にはＤＳＥＬ２（データＤ２を選択する設定値）を、デ
ータ選択用フリップフロップ１Ｂｎ＿１、１Ｂｎ＿２、
…、１Ｂｎ＿ｋにはＤＳＥＬｎ（データＤｎを選択する
設定値）を設定しておく。

【０１９１】ブロックアドレス選択用フリップフロップ
１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿
２、１Ａ２＿２、…、１Ａｎ＿２、１Ａ１＿ｋ、１Ａ２
＿ｋ、…、１Ａｎ＿ｋが出力するブロックアドレス選択
値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿
１、…、１Ｃｎ＿１、１Ｃ１＿２、１Ｃ２＿２、…、１
Ｃｎ＿２、１Ｃ１＿ｋ、１Ｃ２＿ｋ、…、１Ｃｎ＿ｋに
入力される。

【０１９２】以下、テストピン１＿１に対応する回路を
例に挙げて構成を説明する。なお、テストピン１＿１以
外のテストピンに対応する回路の構成は、テストピン１
＿１に対応する回路の構成と同様なので、説明を省略す
る。

【０１９３】一致検出回路１Ｃ１＿１は、ブロックアド
レス選択用フリップフロップ１Ａ１＿１が出力するｍビ
ットのブロックアドレス選択値と、ｍビットのブロック
アドレスとを入力し、一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１は、２つの入力が一致している
か否かを検出し、一致している場合には、出力する一致
信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出
回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７
Ａ１＿１に送られる。

【０１９４】ブロックアドレス選択用フリップフロップ
１Ａ１＿１に設定されているブロックアドレス選択値に
応じて、各一致検出回路は、相互に異なるタイミングで
一致信号を出力する。すなわち、一致検出回路１Ｃ１＿
１、１Ｃ２＿１、…、１Ｃｎ＿１は、ブロックアドレス
として１が送られてきたとき、一致検出回路１Ｃ１＿
２、１Ｃ２＿２、…、１Ｃｎ＿２は、ブロックアドレス
として２が送られてきたとき、一致検出回路１Ｃ１＿
ｋ、１Ｃ２＿ｋ、…、１Ｃｎ＿ｋは、ブロックアドレス
として１が送られてきたとき、それぞれ、一致信号を出
力する。

【０１９５】ｎ対１セレクタ２Ａ１＿１は、データ選択
用フリップフロップ１Ｂ１＿１が出力するデータ選択値
に応じて、データＤ１〜データＤｎの中から１ビットの
データを選択し出力する。ここでは、ｎ対１セレクタ２
Ａ１＿１、２Ａ１＿２、…、２Ａ１＿ｋはデータＤ１
を、ｎ対１セレクタ２Ａ２＿１、２Ａ２＿２、…、２Ａ
２＿ｋはデータＤ２を、ｎ対１セレクタ２Ａｎ＿１、２
Ａｎ＿２、…、２Ａｎ＿ｋはデータＤｎを選択し出力す
る。

【０１９６】２対１セレクタ２Ｂ１＿１は、書き込み制
御回路６が出力するＳＥＬ信号に応じて、ｎ対１セレク
タ２Ａ１＿１が出力するデータと、回路ブロックＢ１１
内の論理ゲート９Ａ１＿１＿１が出力するピンデータＤ
１＿１＿１とのうちのいずれか一方を選択し出力する。

【０１９７】データバッファ用フリップフロップ３Ａ１
＿１は、ＯＲゲート７Ｂ１＿１から送られるクロック信
号（ライトクロックＷＣまたはＣＬＫ信号）に同期し
て、２対１セレクタ２Ｂ１＿１から送られるデータをサ
ンプリング（記憶）する。

【０１９８】回路ブロックＢ１１内のピンレジスタ用フ
リップフロップ４Ａ１＿１＿１〜４Ａｎ＿１＿１は、Ｎ
ＡＮＤゲート８Ａ１から送られるライトクロックＷＣに
同期して、データバッファ用フリップフロップ３Ａ１＿
１〜３Ａｎ＿１から送られるデータをレジスタアドレス
が１のときサンプリング（記憶）する。

【０１９９】回路ブロックＢ１２内のピンレジスタ用フ
リップフロップ４Ａ１＿１＿２〜４Ａｎ＿１＿２は、Ｎ
ＡＮＤゲート８Ａ２から送られるライトクロックＷＣに
同期して、データバッファ用フリップフロップ３Ａ１＿
１〜３Ａｎ＿１から送られるデータをレジスタアドレス
が２のときサンプリング（記憶）する。

【０２００】回路ブロックＢ２１内のピンレジスタ用フ
リップフロップ４Ａ１＿２＿１〜４Ａｎ＿２＿１は、Ｎ
ＡＮＤゲート８Ａ１から送られるライトクロックＷＣに
同期して、データバッファ用フリップフロップ３Ａ１＿
２〜３Ａｎ＿２から送られるデータをレジスタアドレス
が１のときサンプリング（記憶）する。

【０２０１】回路ブロックＢ２２内のピンレジスタ用フ
リップフロップ４Ａ１＿２＿２〜４Ａｎ＿２＿２は、Ｎ
ＡＮＤゲート８Ａ２から送られるライトクロックＷＣに
同期して、データバッファ用フリップフロップ３Ａ１＿
２〜３Ａｎ＿２から送られるデータをレジスタアドレス
が２のときサンプリング（記憶）する。

【０２０２】回路ブロックＢｋ１内のピンレジスタ用フ
リップフロップ４Ａ１＿ｋ＿１〜４Ａｎ＿ｋ＿１は、Ｎ
ＡＮＤゲート８Ａ１から送られるライトクロックＷＣに
同期して、データバッファ用フリップフロップ３Ａ１＿
ｋ〜３Ａｎ＿ｋから送られるデータをレジスタアドレス
が１のときサンプリング（記憶）する。

【０２０３】回路ブロックＢｋ２内のピンレジスタ用フ
リップフロップ４Ａ１＿ｋ＿２〜４Ａｎ＿ｋ＿２は、Ｎ
ＡＮＤゲート８Ａ２から送られるライトクロックＷＣに
同期して、データバッファ用フリップフロップ３Ａ１＿
ｋ〜３Ａｎ＿ｋから送られるデータをレジスタアドレス
が２のときサンプリング（記憶）する。

【０２０４】レジスタアドレスデコーダ５Ａは、ｉビッ
トのレジスタアドレスを入力し、ｊ本のレジスタアドレ
ス指定信号を出力する。そして、入力したレジスタアド
レスに応じて、ｊ本のレジスタアドレス指定信号のうち
のいずれか１本をアクティブ（Ｈｉｇｈレベル）にす
る。

【０２０５】書き込み制御回路６は、ｉビットのレジス
タアドレスと、ライトクロックＷＣとを入力し、ＳＥＬ
信号と、ＣＬＫ信号とを出力する。

【０２０６】ＳＥＬ信号は、２対１セレクタ２Ｂ１＿１
が、ｎ対１セレクタ２Ａ１＿１が出力するデータと、回
路ブロックＢ１１内の論理ゲート９Ａ１＿１＿１が出力
するピンデータＤ１＿１＿１とのうちのいずれを入力と
して選択するかを決定する。

【０２０７】ＣＬＫ信号は、データバッファ用フリップ
フロップ３Ａが、２対１セレクタ２Ｂ１＿１の出力をサ
ンプリングする際に用いるクロック信号である。すなわ
ち、ＳＥＬ信号に応じて、２対１セレクタ２Ｂ１＿１
が、論理ゲート９Ａ１＿１＿１が出力するピンデータＤ
１＿１＿１を入力として選択し、出力したとき、データ
バッファ用フリップフロップ３Ａ１＿１は、この出力を
サンプリングする。

【０２０８】ＡＮＤゲート７Ａ１＿１は、一致検出回路
１Ｃ１＿１が出力する一致信号と、ライトクロックＷＣ
とを入力し、一致検出回路１Ｃ１＿１が一致を検出し、
一致信号がアクティブ（Ｈｉｇｈレベル）になった場合
に限り、入力したライトクロックＷＣを通過させ、ＯＲ
ゲート７Ｂ１＿１に送る。

【０２０９】ＯＲゲート７Ｂ１＿１は、ＡＮＤゲート７
Ａ１＿１が出力するライトクロックＷＣと、書き込み制
御回路６が出力するＣＬＫ信号出力とを入力し、これら
の信号を、データバッファ用フリップフロップ３Ａ１＿
１のクロック入力端子に送る。

【０２１０】ＮＡＮＤゲート８Ａ１〜８Ａｋは、レジス
タアドレスデコーダ５Ａが出力するレジスタアドレス指
定信号と、ライトクロックＷＣとを入力し、レジスタア
ドレス指定信号がアクティブ（Ｈｉｇｈレベル）である
場合に限り、ライトクロックＷＣを通過させ、通過させ
たライトクロックＷＣを、複数のピンレジスタ用フリッ
プフロップのクロック入力端子に送る。

【０２１１】論理ゲート９Ａ１＿１＿１は、ピンレジス
タ用フリップフロップ４Ａ１＿１＿１が出力するピンデ
ータＤ１＿１＿１を入力し、レジスタアドレスデコーダ
５Ａが出力するレジスタアドレス指定信号によりイネー
ブル制御され、入力したピンデータＤ１＿１＿１を２対
１セレクタ２Ｂ１＿１に送る。

【０２１２】データ転送時、論理ゲート９Ａ１＿１＿１
を、レジスタアドレスデコーダ５Ａが出力するレジスタ
アドレス指定信号によりイネーブル制御することによ
り、転送先とされたレジスタアドレスを有する回路ブロ
ック内の全てのピンレジスタ用フリップフロップに記憶
されたデータが読み出される。読み出されたデータは、
対応する２対１セレクタに入力される。

【０２１３】まず、２対１セレクタ２Ｂ１＿１は、書き
込み制御回路６が出力するＳＥＬ信号に応じて、論理ゲ
ート９Ａ１＿１＿１が出力するピンデータＤ１＿１＿１
を入力として選択し、出力する。

【０２１４】出力されたピンデータＤ１＿１＿１は、一
旦、データバッファ用フリップフロップ３Ａ１＿１にサ
ンプリング（記憶）される。サンプリングは、書き込み
制御回路６が出力するＣＬＫ信号に同期して行われる。

【０２１５】すなわち、転送先とされたレジスタアドレ
スを有する回路ブロック内の全てのピンレジスタ用フリ
ップフロップに記憶されたデータを、対応するデータバ
ッファ用フリップフロップにコピーする。

【０２１６】次に、２対１セレクタ２Ｂ１＿１は、書き
込み制御回路６が出力するＳＥＬ信号に応じて、ｎ対１
セレクタ２Ａ１＿１が出力するデータを入力として選択
し、出力する。

【０２１７】ＡＮＤゲート７Ａ１＿１によって、一致検
出回路１Ｃ１＿１が出力する一致信号と、ライトクロッ
クＷＣとの論理積をとることにより、一致検出回路１Ｃ
１＿１が一致を検出し、一致信号がアクティブ（Ｈｉｇ
ｈレベル）である場合に限って、データバッファ用フリ
ップフロップ３Ａ１＿１に、ｎ対１セレクタ２Ａ１＿１
および２対１セレクタ２Ｂ１＿１が選択した、データＤ
１〜データＤｎのうちのいずれかが格納される。すなわ
ち、データバッファ用フリップフロップ３Ａ１＿１に格
納されるデータが変更される。

【０２１８】データバッファ用フリップフロップ３Ａ１
＿１が出力するデータは、回路ブロックＢ１１内のピン
レジスタ用フリップフロップ４Ａ１＿１＿１によって、
ＮＡＮＤゲート８Ａ１が出力するライトクロックＷＣに
同期してサンプリング（記憶）される。これにより、転
送先とされたレジスタアドレスを有する回路ブロック群
のうち、さらに、転送先とされたブロックアドレスを有
する回路ブロックが選択され、選択された回路ブロック
内のピンレジスタ用フリップフロップに格納されたデー
タのみが更新される。以下、転送先ブロックアドレス、
レジスタアドレスに対応し、同様の動作を繰り返すので
説明を省略する。

【０２１９】この結果、ピンレジスタ用フリップフロッ
プ４Ａ１＿１＿１にはブロックアドレスが１、レジスタ
アドレスが１のときのデータＤ１が、ピンレジスタ用フ
リップフロップ４Ａ２＿１＿１にはブロックアドレスが
１、レジスタアドレスが１のときのデータＤ２が、ピン
レジスタ用フリップフロップ４Ａｎ＿１＿１にはブロッ
クアドレスが１、レジスタアドレスが１のときのデータ
Ｄｎが、ピンレジスタ用フリップフロップ４Ａ１＿２＿
１にはブロックアドレスが２、レジスタアドレスが１の
ときのデータＤ１が、ピンレジスタ用フリップフロップ
４Ａ２＿２＿１にはブロックアドレスが２、レジスタア
ドレスが１のときのデータＤ２が、ピンレジスタ用フリ
ップフロップ４Ａｎ＿２＿１にはブロックアドレスが
２、レジスタアドレスが１のときのデータＤｎが、ピン
レジスタ用フリップフロップ４Ａ１＿ｋ＿１にはブロッ
クアドレスが１、レジスタアドレスが１のときのデータ
Ｄ１が、ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿
１にはブロックアドレスが１、レジスタアドレスが１の
ときのデータＤ２が、ピンレジスタ用フリップフロップ
４Ａｎ＿ｋ＿１にはブロックアドレスが１、レジスタア
ドレスが１のときのデータＤｎが、ピンレジスタ用フリ
ップフロップ４Ａ１＿１＿２にはブロックアドレスが
１、レジスタアドレスが２のときのデータＤ１が、ピン
レジスタ用フリップフロップ４Ａ２＿１＿２にはブロッ
クアドレスが１、レジスタアドレスが２のときのデータ
Ｄ２が、ピンレジスタ用フリップフロップ４Ａｎ＿１＿
２にはブロックアドレスが１、レジスタアドレスが２の
ときのデータＤｎが、ピンレジスタ用フリップフロップ
４Ａ１＿２＿２にはブロックアドレスが２、レジスタア
ドレスが２のときのデータＤ１が、ピンレジスタ用フリ
ップフロップ４Ａ２＿２＿２にはブロックアドレスが
２、レジスタアドレスが２のときのデータＤ２が、ピン
レジスタ用フリップフロップ４Ａｎ＿２＿２にはブロッ
クアドレスが２、レジスタアドレスが２のときのデータ
Ｄｎが、ピンレジスタ用フリップフロップ４Ａ１＿ｋ＿
２にはブロックアドレスが１、レジスタアドレスが２の
ときのデータＤ１が、ピンレジスタ用フリップフロップ
４Ａ２＿ｋ＿２にはブロックアドレスが１、レジスタア
ドレスが２のときのデータＤ２が、ピンレジスタ用フリ
ップフロップ４Ａｎ＿ｋ＿２にはブロックアドレスが
１、レジスタアドレスが２のときのデータＤｎがサンプ
リング（記憶）される。

【０２２０】すなわち、あらかじめ、複数のブロックア
ドレス選択用フリップフロップに、同一のブロックアド
レス選択値を格納することにより、複数のブロックアド
レスに、一回のデータ転送で、回路ブロック単位で並列
にデータを転送することができる。具体的には、ブロッ
クアドレスが１の回路ブロックと、ブロックアドレスが
ｋの回路ブロックとに、一回のデータ転送で、並列にデ
ータが転送される。

【０２２１】図４１〜４６は、テストピン単位でピンア
サインを変更すると共に、複数のピンレジスタ用フリッ
プフロップに、並列にデータを転送する場合の動作を示
すタイミングチャートである。なお、各図に示した時刻
Ｔ１〜Ｔ１３は、全ての図において同一の時刻を表すも
のとする。例えば、図４１に示した時刻Ｔ１は、図４２
に示した時刻Ｔ１と同一の時刻を表すものとする。

【０２２２】予め、ブロックアドレス選択用フリップフ
ロップ１Ａ２＿１と、１Ａｎ＿１と、１Ａ２＿２にはブ
ロックアドレス選択値として１を、ブロックアドレス選
択用フリップフロップ１Ａ１＿１と、１Ａ１＿２と、１
Ａｎ＿２にはブロックアドレス選択値として２を、ブロ
ックアドレス選択用フリップフロップ１Ａ２＿ｋと、１
Ａｎ＿ｋにはブロックアドレス選択値として１を、ブロ
ックアドレス選択用フリップフロップ１Ａ１＿ｋにはブ
ロックアドレス選択値として２を設定しておく。

【０２２３】そして、データ選択用フリップフロップ１
Ｂ２＿１と、１Ｂｎ＿２にはＤＳＥＬ１（データＤ１を
選択する設定値）を、データ選択用フリップフロップ１
Ｂ１＿１と、１Ｂ２＿２にはＤＳＥＬ２（データＤ２を
選択する設定値）を、データ選択用フリップフロップ１
Ｂｎ＿１と、１Ｂ１＿２にはＤＳＥＬｎ（データＤｎを
選択する設定値）を、データ選択用フリップフロップ１
Ｂ２＿ｋにはＤＳＥＬ１（データＤ１を選択する設定
値）を、データ選択用フリップフロップ１Ｂ１＿ｋには
ＤＳＥＬ２（データＤ２を選択する設定値）を、データ
選択用フリップフロップ１Ｂｎ＿ｋにはＤＳＥＬｎ（デ
ータＤｎを選択する設定値）を設定しておく。

【０２２４】ブロックアドレス選択用フリップフロップ
１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿
２、１Ａ２＿２、…、１Ａｎ＿２、１Ａ１＿ｋ、１Ａ２
＿ｋ、…、１Ａｎ＿ｋが出力するブロックアドレス選択
値は、それぞれ、一致検出回路１Ｃ１＿１、１Ｃ２＿
１、…、１Ｃｎ＿１、１Ｃ１＿２、１Ｃ２＿２、…、１
Ｃｎ＿２、１Ｃ１＿ｋ、１Ｃ２＿ｋ、…、１Ｃｎ＿ｋに
入力される。

【０２２５】以下、テストピン１＿１に対応する回路を
例に挙げて構成を説明する。なお、テストピン１＿１以
外のテストピンに対応する回路の構成は、テストピン１
＿１に対応する回路の構成と同様なので、説明を省略す
る。

【０２２６】一致検出回路１Ｃ１＿１は、ブロックアド
レス選択用フリップフロップ１Ａ１＿１が出力するｍビ
ットのブロックアドレス選択値と、ｍビットのブロック
アドレスとを入力し、一致信号を出力する。すなわち、
一致検出回路１Ｃ１＿１は、２つの入力が一致している
か否かを検出し、一致している場合には、出力する一致
信号をアクティブ（Ｈｉｇｈレベル）にする。一致検出
回路１Ｃ１＿１が出力する一致信号は、ＡＮＤゲート７
Ａ１＿１に送られる。

【０２２７】ブロックアドレス選択用フリップフロップ
１Ａ１＿１に設定されているブロックアドレス選択値に
応じて、各一致検出回路は、相互に異なるタイミングで
一致信号を出力する。すなわち、一致検出回路１Ｃ２＿
１と、１Ｃｎ＿１と、１Ｃ２＿２は、ブロックアドレス
として１が送られてきたとき、一致検出回路１Ｃ１＿１
と、１Ｃ１＿２と、１Ｃｎ＿２は、ブロックアドレスと
して２が送られてきたとき、一致検出回路１Ｃ２＿ｋ
と、１Ｃｎ＿ｋは、ブロックアドレスとして１が送られ
てきたとき、一致検出回路１Ｃ１＿ｋは、ブロックアド
レスとして２が送られてきたとき、それぞれ、一致信号
を出力する。

【０２２８】ｎ対１セレクタ２Ａ１＿１は、データ選択
用フリップフロップ１Ｂ１＿１が出力するデータ選択値
に応じて、データＤ１〜データＤｎの中から１ビットの
データを選択し出力する。ここでは、ｎ対１セレクタ２
Ａ２＿１と、２Ａｎ＿２はデータＤ１を、ｎ対１セレク
タ２Ａ１＿１と、２Ａ２＿２はデータＤ２を、ｎ対１セ
レクタ２Ａｎ＿１と、２Ａ１＿２はデータＤｎを、ｎ対
１セレクタ２Ａ２＿ｋはデータＤ１を、ｎ対１セレクタ
２Ａ１＿ｋはデータＤ２を、ｎ対１セレクタ２Ａｎ＿ｋ
はデータＤｎを選択し出力する。

【０２２９】以下、図３５〜４０に示した場合と同様の
動作を行うので、説明を省略する。

【０２３０】この結果、ピンレジスタ用フリップフロッ
プ４Ａ１＿１＿１にはブロックアドレスが２、レジスタ
アドレスが１のときのデータＤ２が、ピンレジスタ用フ
リップフロップ４Ａ２＿１＿１にはブロックアドレスが
１、レジスタアドレスが１のときのデータＤ１が、ピン
レジスタ用フリップフロップ４Ａｎ＿１＿１にはブロッ
クアドレスが１、レジスタアドレスが１のときのデータ
Ｄｎが、ピンレジスタ用フリップフロップ４Ａ１＿２＿
１にはブロックアドレスが２、レジスタアドレスが１の
ときのデータＤｎが、ピンレジスタ用フリップフロップ
４Ａ２＿２＿１にはブロックアドレスが１、レジスタア
ドレスが１のときのデータＤ２が、ピンレジスタ用フリ
ップフロップ４Ａｎ＿２＿１にはブロックアドレスが
２、レジスタアドレスが１のときのデータＤ１が、ピン
レジスタ用フリップフロップ４Ａ１＿ｋ＿１にはブロッ
クアドレスが２、レジスタアドレスが１のときのデータ
Ｄ２が、ピンレジスタ用フリップフロップ４Ａ２＿ｋ＿
１にはブロックアドレスが１、レジスタアドレスが１の
ときのデータＤ１が、ピンレジスタ用フリップフロップ
４Ａｎ＿ｋ＿１にはブロックアドレスが１、レジスタア
ドレスが１のときのデータＤｎが、ピンレジスタ用フリ
ップフロップ４Ａ１＿１＿２にはブロックアドレスが
２、レジスタアドレスが２のときのデータＤ２が、ピン
レジスタ用フリップフロップ４Ａ２＿１＿２にはブロッ
クアドレスが１、レジスタアドレスが２のときのデータ
Ｄ１が、ピンレジスタ用フリップフロップ４Ａｎ＿１＿
２にはブロックアドレスが１、レジスタアドレスが２の
ときのデータＤｎが、ピンレジスタ用フリップフロップ
４Ａ１＿２＿２にはブロックアドレスが２、レジスタア
ドレスが２のときのデータＤｎが、ピンレジスタ用フリ
ップフロップ４Ａ２＿２＿２にはブロックアドレスが
１、レジスタアドレスが２のときのデータＤ２が、ピン
レジスタ用フリップフロップ４Ａｎ＿２＿２にはブロッ
クアドレスが２、レジスタアドレスが２のときのデータ
Ｄ１が、ピンレジスタ用フリップフロップ４Ａ１＿ｋ＿
２にはブロックアドレスが２、レジスタアドレスが２の
ときのデータＤ２が、ピンレジスタ用フリップフロップ
４Ａ２＿ｋ＿２にはブロックアドレスが１、レジスタア
ドレスが２のときのデータＤ１が、ピンレジスタ用フリ
ップフロップ４Ａｎ＿ｋ＿２にはブロックアドレスが
１、レジスタアドレスが２のときのデータＤｎがサンプ
リング（記憶）される。

【０２３１】すなわち、あらかじめ各ブロックアドレス
選択用フリップフロップに格納するブロックアドレス選
択値と、あらかじめ各データ選択用フリップフロップに
格納するデータ選択値とを変更することにより、テスト
ピン単位でピンアサインを変更することができると共
に、あらかじめ、複数のブロックアドレス選択用フリッ
プフロップに、同一のブロックアドレス選択値を格納
し、あらかじめ、複数のデータ選択用フリップフロップ
に、同一のデータ選択値を格納することにより、複数の
ピンレジスタ用フリップフロップに、一回のデータ転送
で、並列にデータを転送することができる。

【０２３２】

【発明の効果】本発明によれば、測定プログラムを変更
することなしに、テストピン単位で、ピンアサインを変
更することができる。

【０２３３】また、複数個の被試験半導体を同時に試験
する並列測定において、１回のデータ転送で、並列測定
を行う被試験半導体の個数分のピンレジスタ用フリップ
フロップに、データを転送することができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態における半導体試験装
置内のピンレジスタ回路が有する複数の回路ブロック
と、各回路ブロックに付けられたアドレスとの関係を示
す図である。

【図２】 本発明の一実施形態における半導体試験装
置内のピンレジスタ回路Ｐ１のブロック図であり、ブロ
ックアドレスの順に並べられた回路ブロックＢ１１、Ｂ
２１、…、Ｂｋ１を明示した図である。

【図３】 図２に示したブロック図内の詳細な構成を
示す図である。

【図４】 図２に示したブロック図内の詳細な構成を
示す図である。

【図５】 図２に示したブロック図内の詳細な構成を
示す図である。

【図６】 本発明の一実施形態における半導体試験装
置内のピンレジスタ回路Ｐ１のブロック図であり、レジ
スタアドレスの順に並べられた回路ブロックＢ１１、Ｂ
１２、…、Ｂ１ｊを明示した図である。

【図７】 図６に示したブロック図内の詳細な構成を
示す図である。

【図８】 図６に示したブロック図内の詳細な構成を
示す図である。

【図９】 図６に示したブロック図内の詳細な構成を
示す図である。

【図１０】 図６に示したブロック図内の詳細な構成
を示す図である。

【図１１】 各回路ブロックに、ピンアサインの変更
を行わずに、ブロックアドレスの順にデータを転送する
場合の動作を示すタイミングチャートである。

【図１２】 各回路ブロックに、ピンアサインの変更
を行わずに、ブロックアドレスの順にデータを転送する
場合の動作を示すタイミングチャートである。

【図１３】 各回路ブロックに、ピンアサインの変更
を行わずに、ブロックアドレスの順にデータを転送する
場合の動作を示すタイミングチャートである。

【図１４】 各回路ブロックに、ピンアサインの変更
を行わずに、ブロックアドレスの順にデータを転送する
場合の動作を示すタイミングチャートである。

【図１５】 各回路ブロックに、ピンアサインの変更
を行わずに、ブロックアドレスの順にデータを転送する
場合の動作を示すタイミングチャートである。

【図１６】 各回路ブロックに、回路ブロック単位で
ピンアサインを変更し、ブロックアドレスの順にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図１７】 各回路ブロックに、回路ブロック単位で
ピンアサインを変更し、ブロックアドレスの順にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図１８】 各回路ブロックに、回路ブロック単位で
ピンアサインを変更し、ブロックアドレスの順にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図１９】 各回路ブロックに、回路ブロック単位で
ピンアサインを変更し、ブロックアドレスの順にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図２０】 各回路ブロックに、回路ブロック単位で
ピンアサインを変更し、ブロックアドレスの順にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図２１】 テストピン単位でピンアサインを変更
し、ブロックアドレスの順にデータを転送する場合の動
作を示すタイミングチャートである。

【図２２】 テストピン単位でピンアサインを変更
し、ブロックアドレスの順にデータを転送する場合の動
作を示すタイミングチャートである。

【図２３】 テストピン単位でピンアサインを変更
し、ブロックアドレスの順にデータを転送する場合の動
作を示すタイミングチャートである。

【図２４】 テストピン単位でピンアサインを変更
し、ブロックアドレスの順にデータを転送する場合の動
作を示すタイミングチャートである。

【図２５】 テストピン単位でピンアサインを変更
し、ブロックアドレスの順にデータを転送する場合の動
作を示すタイミングチャートである。

【図２６】 各回路ブロックに、ピンアサインの変更
を行わずに、レジスタアドレスの順にデータを転送する
場合の動作を示すタイミングチャートである。

【図２７】 各回路ブロックに、ピンアサインの変更
を行わずに、レジスタアドレスの順にデータを転送する
場合の動作を示すタイミングチャートである。

【図２８】 各回路ブロックに、ピンアサインの変更
を行わずに、レジスタアドレスの順にデータを転送する
場合の動作を示すタイミングチャートである。

【図２９】 各回路ブロックに、回路ブロック単位で
ピンアサインを変更し、レジスタアドレスの順にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図３０】 各回路ブロックに、回路ブロック単位で
ピンアサインを変更し、レジスタアドレスの順にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図３１】 各回路ブロックに、回路ブロック単位で
ピンアサインを変更し、レジスタアドレスの順にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図３２】 テストピン単位でピンアサインを変更
し、レジスタアドレスの順にデータを転送する場合の動
作を示すタイミングチャートである。

【図３３】 テストピン単位でピンアサインを変更
し、レジスタアドレスの順にデータを転送する場合の動
作を示すタイミングチャートである。

【図３４】 テストピン単位でピンアサインを変更
し、レジスタアドレスの順にデータを転送する場合の動
作を示すタイミングチャートである。

【図３５】 複数のブロックアドレスに並列にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図３６】 複数のブロックアドレスに並列にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図３７】 複数のブロックアドレスに並列にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図３８】 複数のブロックアドレスに並列にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図３９】 複数のブロックアドレスに並列にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図４０】 複数のブロックアドレスに並列にデータ
を転送する場合の動作を示すタイミングチャートであ
る。

【図４１】 テストピン単位でピンアサインを変更す
ると共に、複数のピンレジスタ用フリップフロップに、
並列にデータを転送する場合の動作を示すタイミングチ
ャートである。

【図４２】 テストピン単位でピンアサインを変更す
ると共に、複数のピンレジスタ用フリップフロップに、
並列にデータを転送する場合の動作を示すタイミングチ
ャートである。

【図４３】 テストピン単位でピンアサインを変更す
ると共に、複数のピンレジスタ用フリップフロップに、
並列にデータを転送する場合の動作を示すタイミングチ
ャートである。

【図４４】 テストピン単位でピンアサインを変更す
ると共に、複数のピンレジスタ用フリップフロップに、
並列にデータを転送する場合の動作を示すタイミングチ
ャートである。

【図４５】 テストピン単位でピンアサインを変更す
ると共に、複数のピンレジスタ用フリップフロップに、
並列にデータを転送する場合の動作を示すタイミングチ
ャートである。

【図４６】 テストピン単位でピンアサインを変更す
ると共に、複数のピンレジスタ用フリップフロップに、
並列にデータを転送する場合の動作を示すタイミングチ
ャートである。

【図４７】 従来の半導体試験装置内のピンレジスタ
回路Ｐ１０１のブロック図であり、ブロックアドレスの
順に並べられた回路ブロックＢ１１、Ｂ２１、…、Ｂｋ
１を明示した図である。

【図４８】 従来の半導体試験装置内のピンレジスタ
回路Ｐ１０１のブロック図であり、レジスタアドレスの
順に並べられた回路ブロックＢ１１、Ｂ１２、…、Ｂ１
ｊを明示した図である。

【図４９】 従来のピンレジスタ回路Ｐ１０１の動作
を示すタイミングチャートであり、ピンレジスタ回路Ｐ
１０１に、ブロックアドレスの順にデータが転送された
場合のタイミングチャートである。

【図５０】 従来のピンレジスタ回路Ｐ１０１の動作
を示すタイミングチャートであり、ピンレジスタ回路Ｐ
１０１に、レジスタアドレスの順にデータが転送された
場合のタイミングチャートである。

【符号の説明】

１Ａ１＿１、１Ａ２＿１、…、１Ａｎ＿１、１Ａ１＿
２、１Ａ２＿２、…、１Ａｎ＿２、……、１Ａ１＿ｋ、
１Ａ２＿ｋ、…、１Ａｎ＿ｋ ブロックアドレス選択用
フリップフロップ １Ｂ１＿１、１Ｂ２＿１、…、１Ｂｎ＿１、１Ｂ１＿
２、１Ｂ２＿２、…、１Ｂｎ＿２、……、１Ｂ１＿ｋ、
１Ｂ２＿ｋ、…、１Ｂｎ＿ｋ データ選択用フリップフ
ロップ １Ｃ１＿１、１Ｃ２＿１、…、１Ｃｎ＿１、１Ｃ１＿
２、１Ｃ２＿２、…、１Ｃｎ＿２、……、１Ｃ１＿ｋ、
１Ｃ２＿ｋ、…、１Ｃｎ＿ｋ 一致検出回路 ２Ａ１＿１、２Ａ２＿１、…、２Ａｎ＿１、２Ａ１＿
２、２Ａ２＿２、…、２Ａｎ＿２、……、２Ａ１＿ｋ、
２Ａ２＿ｋ、…、２Ａｎ＿ｋ ｎ対１セレクタ ２Ｂ１＿１、２Ｂ２＿１、…、２Ｂｎ＿１、２Ｂ１＿
２、２Ｂ２＿２、…、２Ｂｎ＿２、……、２Ｂ１＿ｋ、
２Ｂ２＿ｋ、…、２Ｂｎ＿ｋ ２対１セレクタ ３Ａ１＿１、３Ａ２＿１、…、３Ａｎ＿１、３Ａ１＿
２、３Ａ２＿２、…、３Ａｎ＿２、……、３Ａ１＿ｋ、
３Ａ２＿ｋ、…、３Ａｎ＿ｋ データバッファ用フリッ
プフロップ ７Ａ１＿１、７Ａ２＿１、…、７Ａｎ＿１、７Ａ１＿
２、７Ａ２＿２、…、７Ａｎ＿２、……、７Ａ１＿ｋ、
７Ａ２＿ｋ、…、７Ａｎ＿ｋ ＡＮＤゲート ７Ｂ１＿１、７Ｂ２＿１、…、７Ｂｎ＿１、７Ｂ１＿
２、７Ｂ２＿２、…、７Ｂｎ＿２、……、７Ｂ１＿ｋ、
７Ｂ２＿ｋ、…、７Ｂｎ＿ｋ ＯＲゲート ４Ａ１＿１＿１、４Ａ２＿１＿１、…、４Ａｎ＿１＿
１、４Ａ１＿２＿１、４Ａ２＿２＿１、…、４Ａｎ＿２
＿１、……、４Ａ１＿ｋ＿１、４Ａ２＿ｋ＿１、…、４
Ａｎ＿ｋ＿１、４Ａ１＿１＿２、４Ａ２＿１＿２、…、
４Ａｎ＿１＿２、４Ａ１＿２＿２、４Ａ２＿２＿２、
…、４Ａｎ＿２＿２、……、４Ａ１＿ｋ＿２、４Ａ２＿
ｋ＿２、…、４Ａｎ＿ｋ＿２、…………、４Ａ１＿１＿
ｊ、４Ａ２＿１＿ｊ、…、４Ａｎ＿１＿ｊ、４Ａ１＿２
＿ｊ、４Ａ２＿２＿ｊ、…、４Ａｎ＿２＿ｊ、……、４
Ａ１＿ｋ＿ｊ、４Ａ２＿ｋ＿ｊ、…、４Ａｎ＿ｋ＿ｊ
ピンレジスタ用フリップフロップ ９Ａ１＿１＿１、９Ａ２＿１＿１、…、９Ａｎ＿１＿
１、９Ａ１＿２＿１、９Ａ２＿２＿１、…、９Ａｎ＿２
＿１、……、９Ａ１＿ｋ＿１、９Ａ２＿ｋ＿１、…、９
Ａｎ＿ｋ＿１、９Ａ１＿１＿２、９Ａ２＿１＿２、…、
９Ａｎ＿１＿２、９Ａ１＿２＿２、９Ａ２＿２＿２、
…、９Ａｎ＿２＿２、……、９Ａ１＿ｋ＿２、９Ａ２＿
ｋ＿２、…、９Ａｎ＿ｋ＿２、…………、９Ａ１＿１＿
ｊ、９Ａ２＿１＿ｊ、…、９Ａｎ＿１＿ｊ、９Ａ１＿２
＿ｊ、９Ａ２＿２＿ｊ、…、９Ａｎ＿２＿ｊ、……、９
Ａ１＿ｋ＿ｊ、９Ａ２＿ｋ＿ｊ、…、９Ａｎ＿ｋ＿ｊ
論理ゲート ５Ａ レジスタアドレスデコーダ ５Ｂ ブロックアドレスデコーダ ６ 書き込み制御回路 ８Ａ１、８Ａ２、…、８Ａｊ 論理ゲート

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ブロックアドレスとレジスタアドレス
   とが付けられた複数の回路ブロックの中から、ブロック
   アドレスおよびレジスタアドレスによって指定される回
   路ブロックを選択し、選択した回路ブロック内のピンレ
   ジスタ用記憶手段にピンデータを転送する半導体試験装
   置のピンレジスタ回路において、 ブロックアドレスと、複数のピンデータとを入力し、入
   力したブロックアドレスに応じて、入力したピンデータ
   を、対応する回路ブロック内のピンレジスタ用記憶手段
   に送る、ブロックアドレス毎に設けられた複数のデータ
   選択回路と、 レジスタアドレスを入力し、入力したレジスタアドレス
   に応じたレジスタアドレス指定信号を、対応する回路ブ
   ロックに送るレジスタアドレスデコーダとを有し、 前記データ選択回路は、 あらかじめデータ選択値が格納されるデータ選択値記憶
   手段と、 このデータ選択値記憶手段に格納されたデータ選択値に
   応じて、入力した複数のピンデータのうちのいずれか１
   つを選択するデータセレクタと、 あらかじめブロックアドレス選択値が格納されるブロッ
   クアドレス選択値記憶手段と、 このブロックアドレス選択値記憶手段に格納されたブロ
   ックアドレス選択値と、入力したブロックアドレスとが
   一致しているか否かを検出し、一致していることを検出
   した場合に限り、一致信号を出力する一致検出回路と、 この一致検出回路が、一致信号を出力した場合に限り、
   前記データセレクタが選択したピンデータを、対応する
   回路ブロック内のピンレジスタ用記憶手段に送り、ピン
   レジスタ用記憶手段内のピンデータを更新するピンデー
   タ更新手段とを有することを特徴とする半導体試験装置
   のピンレジスタ回路。
2. 【請求項２】 各ブロックアドレス選択値記憶手段に
   は、ブロックアドレスがとり得る値のうちの任意の値
   を、ブロックアドレス選択値として格納することが可能
   となっていることを特徴とする請求項１に記載の半導体
   試験装置のピンレジスタ回路。
3. 【請求項３】 複数のブロックアドレス選択値記憶手
   段に、同一のブロックアドレス選択値を格納することが
   可能となっていることを特徴とする請求項１に記載の半
   導体試験装置のピンレジスタ回路。
4. 【請求項４】 各データ選択値記憶手段には、データ
   選択回路に入力されるピンデータのうちの任意のデータ
   を選択可能なデータ選択値を格納することが可能となっ
   ていることを特徴とする請求項１に記載の半導体試験装
   置のピンレジスタ回路。
5. 【請求項５】 複数のデータ選択値記憶手段に、同一
   のデータ選択値を格納することが可能となっていること
   を特徴とする請求項１に記載の半導体試験装置のピンレ
   ジスタ回路。