JPS6229825B2 - - Google Patents
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- JPS6229825B2 JPS6229825B2 JP57121600A JP12160082A JPS6229825B2 JP S6229825 B2 JPS6229825 B2 JP S6229825B2 JP 57121600 A JP57121600 A JP 57121600A JP 12160082 A JP12160082 A JP 12160082A JP S6229825 B2 JPS6229825 B2 JP S6229825B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
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- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は論理シミユレータに関する。
多種類の集積回路が多数使用されている論理装
置を開発する場合に、実際に当該論理装置を製作
して動作試験を行なつてから論理設計誤りを発見
したのでは、回路修正が大変となり大幅な開発の
遅延、経費の増大を来たすこととなる。LSI、カ
スタムLSI等の使用、論理装置の大規模発見は一
層緊急な課題となつている。
置を開発する場合に、実際に当該論理装置を製作
して動作試験を行なつてから論理設計誤りを発見
したのでは、回路修正が大変となり大幅な開発の
遅延、経費の増大を来たすこととなる。LSI、カ
スタムLSI等の使用、論理装置の大規模発見は一
層緊急な課題となつている。
上述の論理設計誤りの早期発見に従来から使用
されているのが論理シミユレータであり、試験対
象とする論理装置と同等の動作をシミユレーシヨ
ンにより行ない、当該論理装置の製作前に論理設
計の検査を行なつてその目的を達成している。
されているのが論理シミユレータであり、試験対
象とする論理装置と同等の動作をシミユレーシヨ
ンにより行ない、当該論理装置の製作前に論理設
計の検査を行なつてその目的を達成している。
しかしながら、従来の論理シミユレータはほと
んどがソフトウエアにより行なわれており、試験
対象とする論理装置の論理規模が大になると、ソ
フトウエアによる逐次処理ではシミユレーシヨン
時間が膨大なものとなり実用に供することができ
ないという欠点がある。
んどがソフトウエアにより行なわれており、試験
対象とする論理装置の論理規模が大になると、ソ
フトウエアによる逐次処理ではシミユレーシヨン
時間が膨大なものとなり実用に供することができ
ないという欠点がある。
本発明の目的は上述の従来装置の欠点を除去し
シミユレーシヨン時間を大幅に短縮した論理シミ
ユレータを提供することにある。
シミユレーシヨン時間を大幅に短縮した論理シミ
ユレータを提供することにある。
本発明の装置は、それぞれ予め定めたレベル番
号が与えられ該番号により分類される複数の論理
ブロツクから構成される論理装置のシミユレーシ
ヨンを行なう論理シミユレータにおいて、前記各
論理ブロツクに設けられた少なくとも１つの入力
端子および出力端子における論理状態値と論理ブ
ロツクの種類情報とを記憶する第１の記憶手段
と、前記第１の記憶手段に格納している前記論理
ブロツクの入力端子における論理状態値変化に対
応して該論理ブロツクの出力端子における論理状
態値を変更する必要を表示するフラグを前記第一
の記憶手段に格納している該論理ブロツクの論理
状態値に付加するフラグ付加手段と、後記指定信
号により指定された論理ブロツクの入力端子にお
ける論理状態値および論理ブロツクの種類情報と
を前記第１の記憶手段から読み出し該論理ブロツ
クの種類情報の指定する論理演算をシミユレート
しこれに応答して該論理ブロツクの出力端子にお
ける論理状態値を出力し後記フラグ検出手段から
の第２の信号の供給をうけたときにはシミユレー
シヨンを行なわない個別論理ブロツクシミユレー
シヨン手段と、前記個別論理ブロツクシミユレー
シヨン手段から供給される前記指定された論理ブ
ロツクの出力端子における論理状態値と第１の記
憶手段に記憶されている前記指定された論理ブロ
ツクの出力端子における論理状態値とを比較して
第１の信号を発生するとともに論理状態値が変化
した前記指定された論理ブロツクの出力端子の端
子番号を発生する出力論理状態値変化端子番号発
生手段と、前記個別論理ブロツクシミユレーシヨ
ン手段から供給される前記指定された論理ブロツ
クの出力端子における論理状態値により第１の記
憶手段の前記指定された論理ブロツクの出力端子
における論理状態値を更新する第１の更新手段
と、前記各論理ブロツク間の接続情報を記憶する
第２の記憶手段と、前記端子番号発生手段から供
給される前記指定された論理ブロツクの出力端子
番号により該出力端子番号に対応する端子の接続
先の論理ブロツクの入力端子番号を前記第２の記
憶手段から読み出す接続先読出し手段と、前記接
続先読出し手段から供給される前記接続先の論理
ブロツクの入力端子番号により第１の記憶手段の
前記接続先の論理ブロツクの対応する入力端子に
おける論理状態値を更新する第２の更新手段と、
前記第１の記憶手段から読み出された前記指定さ
れた論理ブロツクの論理状態値のフラグをしらべ
フラグを検出しないときに第２の信号を発生する
フラグ検出手段と、前記第１の信号または第２の
信号の供給をうけ予め定めた論理ブロツクに対応
する前記第１の信号または第２の信号を検出した
ときにのみ前記第１の信号または第２の信号を所
定の時間遅延せしめその他のときには単に通過せ
しめる検出遅延手段と、外部または前記検出遅延
手段から供給される第１または第２の信号により
前記第１の記憶手段から論理状態値を読みだすべ
き論理ブロツクを指定する指定信号を前記レベル
番号順に発生するアドレス発生手段とを含む。
号が与えられ該番号により分類される複数の論理
ブロツクから構成される論理装置のシミユレーシ
ヨンを行なう論理シミユレータにおいて、前記各
論理ブロツクに設けられた少なくとも１つの入力
端子および出力端子における論理状態値と論理ブ
ロツクの種類情報とを記憶する第１の記憶手段
と、前記第１の記憶手段に格納している前記論理
ブロツクの入力端子における論理状態値変化に対
応して該論理ブロツクの出力端子における論理状
態値を変更する必要を表示するフラグを前記第一
の記憶手段に格納している該論理ブロツクの論理
状態値に付加するフラグ付加手段と、後記指定信
号により指定された論理ブロツクの入力端子にお
ける論理状態値および論理ブロツクの種類情報と
を前記第１の記憶手段から読み出し該論理ブロツ
クの種類情報の指定する論理演算をシミユレート
しこれに応答して該論理ブロツクの出力端子にお
ける論理状態値を出力し後記フラグ検出手段から
の第２の信号の供給をうけたときにはシミユレー
シヨンを行なわない個別論理ブロツクシミユレー
シヨン手段と、前記個別論理ブロツクシミユレー
シヨン手段から供給される前記指定された論理ブ
ロツクの出力端子における論理状態値と第１の記
憶手段に記憶されている前記指定された論理ブロ
ツクの出力端子における論理状態値とを比較して
第１の信号を発生するとともに論理状態値が変化
した前記指定された論理ブロツクの出力端子の端
子番号を発生する出力論理状態値変化端子番号発
生手段と、前記個別論理ブロツクシミユレーシヨ
ン手段から供給される前記指定された論理ブロツ
クの出力端子における論理状態値により第１の記
憶手段の前記指定された論理ブロツクの出力端子
における論理状態値を更新する第１の更新手段
と、前記各論理ブロツク間の接続情報を記憶する
第２の記憶手段と、前記端子番号発生手段から供
給される前記指定された論理ブロツクの出力端子
番号により該出力端子番号に対応する端子の接続
先の論理ブロツクの入力端子番号を前記第２の記
憶手段から読み出す接続先読出し手段と、前記接
続先読出し手段から供給される前記接続先の論理
ブロツクの入力端子番号により第１の記憶手段の
前記接続先の論理ブロツクの対応する入力端子に
おける論理状態値を更新する第２の更新手段と、
前記第１の記憶手段から読み出された前記指定さ
れた論理ブロツクの論理状態値のフラグをしらべ
フラグを検出しないときに第２の信号を発生する
フラグ検出手段と、前記第１の信号または第２の
信号の供給をうけ予め定めた論理ブロツクに対応
する前記第１の信号または第２の信号を検出した
ときにのみ前記第１の信号または第２の信号を所
定の時間遅延せしめその他のときには単に通過せ
しめる検出遅延手段と、外部または前記検出遅延
手段から供給される第１または第２の信号により
前記第１の記憶手段から論理状態値を読みだすべ
き論理ブロツクを指定する指定信号を前記レベル
番号順に発生するアドレス発生手段とを含む。
次に、本発明について図面を参照して詳細に説
明する。
明する。
試験対象の論理装置にはｍ種類（ｍは自然数）
の集積回路（以後ICと称す）が全部でｎ個（は
自然数）使用されているものを例にとり説明す
る。
の集積回路（以後ICと称す）が全部でｎ個（は
自然数）使用されているものを例にとり説明す
る。
論理装置の信号の流れに従つて、使用されてい
るICに順に第１番から第ｎ番まで番号（以後IC
位置番号と称す）をつける。すなわち、信号は常
にIC位置番号が小さいICからIC位置番号が大き
いICへと流れる。
るICに順に第１番から第ｎ番まで番号（以後IC
位置番号と称す）をつける。すなわち、信号は常
にIC位置番号が小さいICからIC位置番号が大き
いICへと流れる。
各ICの入力信号は論理装置への入力信号がい
くつかのICを経由してきて供給され確定するも
のであり、一つのICへの各入力信号が経由して
きたICの個数の中の最大値（以後レベル番号
と称す）を当該ICへの入力信号の確定時の指標
と考えこのレベル番号により論理装置内の全IC
を分類する。
くつかのICを経由してきて供給され確定するも
のであり、一つのICへの各入力信号が経由して
きたICの個数の中の最大値（以後レベル番号
と称す）を当該ICへの入力信号の確定時の指標
と考えこのレベル番号により論理装置内の全IC
を分類する。
すなわち、論理装置内の全ICはIC位置番号に
より特定され、レベル番号により動作順が規定さ
れ、種類により機能が規定される。
より特定され、レベル番号により動作順が規定さ
れ、種類により機能が規定される。
第１図は試験対象の論理装置の一例のブロツク
図である。
図である。
論理装置１にはICがIC100〜800まで８個使用
され、図の如き結線で論理動作を行なう。IC位
置番号は信号の流れに従つて順に100から800の番
号が付されている。また、レベル番号はIC100，
IC200およびIC300は１，IC400およびIC500が
２，IC600およびIC700は３，IC800は４となる。
ICの種類としては結線上からだけではきめられ
ないが、第１図はIC100とIC500，IC200と
IC400，IC300とIC700，IC600とIC800とがそれぞ
れ同種のICで計４種類のICを使つた論理装置を
図示したものである。
され、図の如き結線で論理動作を行なう。IC位
置番号は信号の流れに従つて順に100から800の番
号が付されている。また、レベル番号はIC100，
IC200およびIC300は１，IC400およびIC500が
２，IC600およびIC700は３，IC800は４となる。
ICの種類としては結線上からだけではきめられ
ないが、第１図はIC100とIC500，IC200と
IC400，IC300とIC700，IC600とIC800とがそれぞ
れ同種のICで計４種類のICを使つた論理装置を
図示したものである。
第２図は本発明の一実施例のブロツク図であ
る。
る。
本発明の一実施例は入力データの変化があつた
ICのIC位置番号と当該入力データの変化があつ
たピン番号とをデータとして一時格納し先に格納
したデータから順に出力する先入れ先出しバツフ
ア（FIFO）２と、アドレス信号を選択する切替
回路（MPX）６と、IC位置番号をアドレスとし
そのアドレスに当該ICの状態を示す状態デー
タ、すなわち、当該ICの種類、ピン番号対応の
ビツト位置における当該ピンの論理値（例えば第
１ピンの論理値が“１”，第２ピンの論理値が
“０”……の場合にデータの第11ビツト目が
“１”，第12ビツト目が“０”……という如く）、
当該ICの入力データが変化したことを示す第１
のフラグ（F1）（入力データ変化に対応する出力
データにより出力ピンの論理値をまだ変更してい
ないとき“１”、出力ピン論理値を変更したとき
“０”）および同一レベル番号のIC内での当該IC
の位置づけを示す第２のフラグ（F2）（同一レベ
ル番号に属するICの中で一番IC位置番号が大き
い場合“１”、その他の場合“０”）とを格納する
状態メモリ（SM）７と、指定された入力ピンの
状態データを反転しF1を“１”にする反転回路
（REV）４と、入力データ変化に対応して更新さ
れた出力ピンデータを含むICの状態データを一
時格納しF1を“０”にするレジスタ（REG）３
と、SM７への書込みデータを選択するMPX５
と、SM７からの読出しデータを一時格納するラ
ツチ回路（LAT）８と、試験対象の論理装置に
含まれるICのそれぞれについて各入力ピンの論
理値を与えて各出力ピンの論理値を出力するIC
シミユレータ（SIM）９と、出力ピンデータを一
時格納するラツチ回路（LAT）１０と、入力ピ
ンデータの変化に対応して変化した出力ピンデー
タと入力ピンデータ変化前の出力ピンデータとを
対応するピン毎に比較し出力ピンデータ変化位置
情報、すなわち、データが変化したピンに対応す
るビツト位置には論理“１”、変化しないピンに
対応するビツト位置には論理“０”を出力し比較
が終つたときに比較終了信号として論理“１”を
発生する比較回路（COM）１２と、ICの状態デ
ータを検査しF1＝０を検出し論理“１”を発生
する検出回路１４と、ICの状態データを検査し
F2＝１を検出した場合に供給される論理“１”
の入力信号を一定時間遅延させて出力する検出回
路１１と、検出回路１１から供給される駆動信号
によりSM７へのアドレス信号（IC位置番号）を
発生し駆動信号受信回数が予め設定された一定値
に達したときに初期設定されるアドレス信号発生
回路（CTR）１３と、IC位置番号と出力ピンデ
ータ変化位置情報とをデータとして一時格納し先
に格納したデータから順に出力する先入れ先出し
バツフア（FIFO）１５と、指定された出力ピン
の出力ピンデータ変化位置情報を反転する反転回
路（REV）１６と、FIFO１５とREV１６とから
供給される２つの入力信号の１つを選択する切替
回路（MPX）１７と、入力データを一時格納す
るラツチ回路（LAT）１８と、出力ピンデータ
変化位置情報から対応する出力ピン番号を発生す
るピン番号発生回路（EDR）１９と、IC位置番
号と当該出力ピン番号とをデータとして一時格納
し先に格納したデータから順に出力する先入れ先
出しバツフア（FIFO）２０と、IC位置番号と当
該出力ピン番号とをアドレス信号としそのアドレ
スに当該出力ピンと接続している他のIC位置番
号とそのピン番号とを格納する接続メモリ
（CM）２１と、CM２１へのアドレス信号を選択
する切替回路（MPX）２２と、CM２１からの出
力データを選択する切替回路（MPX）２３とを
含んでいる。
ICのIC位置番号と当該入力データの変化があつ
たピン番号とをデータとして一時格納し先に格納
したデータから順に出力する先入れ先出しバツフ
ア（FIFO）２と、アドレス信号を選択する切替
回路（MPX）６と、IC位置番号をアドレスとし
そのアドレスに当該ICの状態を示す状態デー
タ、すなわち、当該ICの種類、ピン番号対応の
ビツト位置における当該ピンの論理値（例えば第
１ピンの論理値が“１”，第２ピンの論理値が
“０”……の場合にデータの第11ビツト目が
“１”，第12ビツト目が“０”……という如く）、
当該ICの入力データが変化したことを示す第１
のフラグ（F1）（入力データ変化に対応する出力
データにより出力ピンの論理値をまだ変更してい
ないとき“１”、出力ピン論理値を変更したとき
“０”）および同一レベル番号のIC内での当該IC
の位置づけを示す第２のフラグ（F2）（同一レベ
ル番号に属するICの中で一番IC位置番号が大き
い場合“１”、その他の場合“０”）とを格納する
状態メモリ（SM）７と、指定された入力ピンの
状態データを反転しF1を“１”にする反転回路
（REV）４と、入力データ変化に対応して更新さ
れた出力ピンデータを含むICの状態データを一
時格納しF1を“０”にするレジスタ（REG）３
と、SM７への書込みデータを選択するMPX５
と、SM７からの読出しデータを一時格納するラ
ツチ回路（LAT）８と、試験対象の論理装置に
含まれるICのそれぞれについて各入力ピンの論
理値を与えて各出力ピンの論理値を出力するIC
シミユレータ（SIM）９と、出力ピンデータを一
時格納するラツチ回路（LAT）１０と、入力ピ
ンデータの変化に対応して変化した出力ピンデー
タと入力ピンデータ変化前の出力ピンデータとを
対応するピン毎に比較し出力ピンデータ変化位置
情報、すなわち、データが変化したピンに対応す
るビツト位置には論理“１”、変化しないピンに
対応するビツト位置には論理“０”を出力し比較
が終つたときに比較終了信号として論理“１”を
発生する比較回路（COM）１２と、ICの状態デ
ータを検査しF1＝０を検出し論理“１”を発生
する検出回路１４と、ICの状態データを検査し
F2＝１を検出した場合に供給される論理“１”
の入力信号を一定時間遅延させて出力する検出回
路１１と、検出回路１１から供給される駆動信号
によりSM７へのアドレス信号（IC位置番号）を
発生し駆動信号受信回数が予め設定された一定値
に達したときに初期設定されるアドレス信号発生
回路（CTR）１３と、IC位置番号と出力ピンデ
ータ変化位置情報とをデータとして一時格納し先
に格納したデータから順に出力する先入れ先出し
バツフア（FIFO）１５と、指定された出力ピン
の出力ピンデータ変化位置情報を反転する反転回
路（REV）１６と、FIFO１５とREV１６とから
供給される２つの入力信号の１つを選択する切替
回路（MPX）１７と、入力データを一時格納す
るラツチ回路（LAT）１８と、出力ピンデータ
変化位置情報から対応する出力ピン番号を発生す
るピン番号発生回路（EDR）１９と、IC位置番
号と当該出力ピン番号とをデータとして一時格納
し先に格納したデータから順に出力する先入れ先
出しバツフア（FIFO）２０と、IC位置番号と当
該出力ピン番号とをアドレス信号としそのアドレ
スに当該出力ピンと接続している他のIC位置番
号とそのピン番号とを格納する接続メモリ
（CM）２１と、CM２１へのアドレス信号を選択
する切替回路（MPX）２２と、CM２１からの出
力データを選択する切替回路（MPX）２３とを
含んでいる。
次に、本実施例の動作について初期設定から説
明する。
明する。
SM７の初期設定は被試験論理装置に使用され
ているICそれぞれのデータ、すなわち、第２の
フラグF2、ICの種類、各ピンの初期論理値を
REG３に格納し、MPX６から当該ICのIC位置番
号をアドレス信号として入力しREG３に格納さ
れている内容をSM７の指定アドレスに格納す
る。IC位置番号０に対応するアドレスには被試
験論理装置の入，出力論理値が格納される。
ているICそれぞれのデータ、すなわち、第２の
フラグF2、ICの種類、各ピンの初期論理値を
REG３に格納し、MPX６から当該ICのIC位置番
号をアドレス信号として入力しREG３に格納さ
れている内容をSM７の指定アドレスに格納す
る。IC位置番号０に対応するアドレスには被試
験論理装置の入，出力論理値が格納される。
SIM９も被試験論理装置を構成しているICの全
種類（今の場合ｍ種類）がシミユレートできるよ
うに初期設定される。これにはｍ種類のICその
ものを用意してもよいし、また、ゲートアレイを
使用し各ICをそれぞれシミユレートする汎用論
理回路を使用してもよいし、または各ICに対し
ての入出力マツピングメモリを使用することもで
きる。いずれにしてもこれらの初期設定を行な
う。
種類（今の場合ｍ種類）がシミユレートできるよ
うに初期設定される。これにはｍ種類のICその
ものを用意してもよいし、また、ゲートアレイを
使用し各ICをそれぞれシミユレートする汎用論
理回路を使用してもよいし、または各ICに対し
ての入出力マツピングメモリを使用することもで
きる。いずれにしてもこれらの初期設定を行な
う。
CM２１には被試験論理装置の各ICピン間の接
続に基いて初期設定を行なう。すなわち、IC位
置番号と当該ICの出力ピン番号とをアドレス信
号として、そのアドレスに当該出力ピンと接続し
ている他のIC位置番号とその入力ピン番号とを
データとして格納する。出力ピンと接続している
他のICの入力ピンの数が複数の場合を考え、CM
２１への一度のアクセスで２つのデータを取り出
すこととし、第１番目のデータは入力ピン番号
に、第２番目のデータは入力ピン番号またはネク
ストアドレスポインタに使用する。したがつて、
CM２１への一度のアクセスで取り出される２つ
のデータの組合せとしては接続なし、１接続，２
接続および１接続＋ネクストアドレスポインタの
４種類となりそれぞれ識別フラグF3をもうけ
“00”，“01”，“10”，“11”を伴つて格納される。
また、IC位置番号０に対応しては被試験論理装
置のデータ入力端子に対する接続データが格納さ
れる。
続に基いて初期設定を行なう。すなわち、IC位
置番号と当該ICの出力ピン番号とをアドレス信
号として、そのアドレスに当該出力ピンと接続し
ている他のIC位置番号とその入力ピン番号とを
データとして格納する。出力ピンと接続している
他のICの入力ピンの数が複数の場合を考え、CM
２１への一度のアクセスで２つのデータを取り出
すこととし、第１番目のデータは入力ピン番号
に、第２番目のデータは入力ピン番号またはネク
ストアドレスポインタに使用する。したがつて、
CM２１への一度のアクセスで取り出される２つ
のデータの組合せとしては接続なし、１接続，２
接続および１接続＋ネクストアドレスポインタの
４種類となりそれぞれ識別フラグF3をもうけ
“00”，“01”，“10”，“11”を伴つて格納される。
また、IC位置番号０に対応しては被試験論理装
置のデータ入力端子に対する接続データが格納さ
れる。
CTR１３には被試験論理装置に使用されるIC
の個数（今の場合はｎ）に等しい数値を前記の一
定値として初期設定される。
の個数（今の場合はｎ）に等しい数値を前記の一
定値として初期設定される。
次に、被試験論理装置のデータ入力端子に与え
られたデータに対応する被試験論理装置のデータ
出力端子におけるデータをシミユレートする動作
説明にうつる。
られたデータに対応する被試験論理装置のデータ
出力端子におけるデータをシミユレートする動作
説明にうつる。
被試験論理装置のデータ入力端子に与えられた
データと、現在SM７のIC位置番号０に対応する
アドレスに格納されている同一入力端子のデータ
とを端子毎に比較しデータが変化した入力端子に
ついてはSM７に格納されているデータを書きか
えるためにそれぞれIC位置番号０と当該入力端
子番号とをFIFO２とFIFO２０とに入力する。
データと、現在SM７のIC位置番号０に対応する
アドレスに格納されている同一入力端子のデータ
とを端子毎に比較しデータが変化した入力端子に
ついてはSM７に格納されているデータを書きか
えるためにそれぞれIC位置番号０と当該入力端
子番号とをFIFO２とFIFO２０とに入力する。
FIFO２に供給されたIC位置番号０はMPX６を
経てアドレス信号としてSM７に供給され、対応
するアドレスに格納されているデータ、すなわ
ち、被試験論理装置の端子データが読み出されて
REV４に供給される。REV４ではFIFO２から供
給される前記入力端子番号により対応する端子デ
ータのビツト情報を反転しF1を１にしてMPX５
を介してSM７のIC位置番号０に格納する。この
動作を前記のデータが変化した入力端子全部につ
いて行ない、SM７のIC位置番号０に対応するア
ドレスに格納されている被試験論理装置への入力
データを書きかえる。
経てアドレス信号としてSM７に供給され、対応
するアドレスに格納されているデータ、すなわ
ち、被試験論理装置の端子データが読み出されて
REV４に供給される。REV４ではFIFO２から供
給される前記入力端子番号により対応する端子デ
ータのビツト情報を反転しF1を１にしてMPX５
を介してSM７のIC位置番号０に格納する。この
動作を前記のデータが変化した入力端子全部につ
いて行ない、SM７のIC位置番号０に対応するア
ドレスに格納されている被試験論理装置への入力
データを書きかえる。
一方FIFO２０に供給されたIC位置番号０とデ
ータが変化した端子番号はMPX２２を経てCM２
１にアドレス信号として供給され、データが変化
した端子の接続先のIC位置番号および入力ピン
番号が読み出されMPX２３を経てFIFO２に供給
され前記の被試験論理装置の端子データの書きか
え更新動作と同様にして前記接続先の入力ピンデ
ータが書きかえ更新される。更新されたデータの
F1は前記のようにREV４で“１”とされる。
ータが変化した端子番号はMPX２２を経てCM２
１にアドレス信号として供給され、データが変化
した端子の接続先のIC位置番号および入力ピン
番号が読み出されMPX２３を経てFIFO２に供給
され前記の被試験論理装置の端子データの書きか
え更新動作と同様にして前記接続先の入力ピンデ
ータが書きかえ更新される。更新されたデータの
F1は前記のようにREV４で“１”とされる。
これまでの動作を初期設定につづく“レベル０
の動作”と称する。レベル０の動作により被試験
論理装置への入力データ変化によるレベル番号１
のICの入力データが確定する。
の動作”と称する。レベル０の動作により被試験
論理装置への入力データ変化によるレベル番号１
のICの入力データが確定する。
次に、手動で供給される起動信号によりCTR
１３はIC位置番号１に相当するアドレス信号を
MPX６を経てSM７に供給し、該アドレスに格納
されているIC位置番号１の状態データを読み出
しLAT８に一時格納する。LAT８に格納されて
いるF1を検出回路１４で検査し、F1≠０である
ときはLAT８に格納されているIC種類および入
力ピンデータがSIM９に供給され、IC種類情報に
よりIC位置番号１に相当するICのシミユレーシ
ヨンがSIM９により行なわれその結果である出力
ピンデータがSIM９からLAT１０に供給され一
時格納される。この出力ピンデータはREG３で
LAT８から供給される入力ピンデータ等と結合
され、F1を０としてMPX５を経てSM７のIC位置
番号１の内容を更新する。この際のアドレス信号
はCTR１３によりMPX６を経て与えられる。更
に、LAT１０の出力ピンデータはCOM１２に供
給され、COM１２においてLAT８から供給され
るシミユレーシヨン前の出力ピンデータとピン毎
に比較され、データが変化しているピン位置には
論理“１”、変化していないピン位置には論理
“０”を対応させた出力ピンデータ変化位置情報
を発生し、CTR１３からのIC位置番号とともに
FIFO１５に格納される。例えば、シミユレーシ
ヨン前の出力ピンデータが“0110001010”でシミ
ユレーシヨン後の出力ピンデータが
“1011110100”であれば、出力ピンデータ変化位
置情報は“1101111110”となる。
１３はIC位置番号１に相当するアドレス信号を
MPX６を経てSM７に供給し、該アドレスに格納
されているIC位置番号１の状態データを読み出
しLAT８に一時格納する。LAT８に格納されて
いるF1を検出回路１４で検査し、F1≠０である
ときはLAT８に格納されているIC種類および入
力ピンデータがSIM９に供給され、IC種類情報に
よりIC位置番号１に相当するICのシミユレーシ
ヨンがSIM９により行なわれその結果である出力
ピンデータがSIM９からLAT１０に供給され一
時格納される。この出力ピンデータはREG３で
LAT８から供給される入力ピンデータ等と結合
され、F1を０としてMPX５を経てSM７のIC位置
番号１の内容を更新する。この際のアドレス信号
はCTR１３によりMPX６を経て与えられる。更
に、LAT１０の出力ピンデータはCOM１２に供
給され、COM１２においてLAT８から供給され
るシミユレーシヨン前の出力ピンデータとピン毎
に比較され、データが変化しているピン位置には
論理“１”、変化していないピン位置には論理
“０”を対応させた出力ピンデータ変化位置情報
を発生し、CTR１３からのIC位置番号とともに
FIFO１５に格納される。例えば、シミユレーシ
ヨン前の出力ピンデータが“0110001010”でシミ
ユレーシヨン後の出力ピンデータが
“1011110100”であれば、出力ピンデータ変化位
置情報は“1101111110”となる。
COM１２は出力ピンデータ変化位置情報を
FIFO１５に供給すると同時に、検出回路１１に
前記の比較終了信号である論理“１”を供給す
る。今、LAT８に格納されているデータがF2≠
１であるとし（F2＝１の場合は後述する）、COM
１２から供給される論理“１”は直ちにCTR１
３に供給されCTR１３は次のアドレス信号すな
わちIC位置番号２に相当するアドレス信号を発
生し、MPX６を経てSM７に供給しIC位置番号２
のICの各データを読み出し前述のIC位置番号１
のICと同様にSIM９でシミユレーシヨンを行ない
出力ピンデータを更新するとともに出力ピンデー
タ変化位置情報をFIFO１５に格納する。このよ
うにしてSM７に格納されているレベル番号１の
ICのF1＝１の各データの出力ピンデータを更新
する。かくして、レベル番号１の各ICの出力ピ
ンデータが更新されこのグループに属する最後の
ICすなわちIC位置番号のもつとも大きいIC（F2
＝１となつている）のシミユレーシヨンが終つ
て、COM１２から論理“１”が検出回路１１に
供給されると検出回路１１はLAT８に格納され
ているデータのF2が１であることをすでに検出
しているので、CTR１３への論理“１”の供給
は一定時間遅らされる。この間に以下に述べるレ
ベル番号１のICの出力ピンデータの変化に対応
してこれらの接続先の入力ピンデータの更新を行
う。
FIFO１５に供給すると同時に、検出回路１１に
前記の比較終了信号である論理“１”を供給す
る。今、LAT８に格納されているデータがF2≠
１であるとし（F2＝１の場合は後述する）、COM
１２から供給される論理“１”は直ちにCTR１
３に供給されCTR１３は次のアドレス信号すな
わちIC位置番号２に相当するアドレス信号を発
生し、MPX６を経てSM７に供給しIC位置番号２
のICの各データを読み出し前述のIC位置番号１
のICと同様にSIM９でシミユレーシヨンを行ない
出力ピンデータを更新するとともに出力ピンデー
タ変化位置情報をFIFO１５に格納する。このよ
うにしてSM７に格納されているレベル番号１の
ICのF1＝１の各データの出力ピンデータを更新
する。かくして、レベル番号１の各ICの出力ピ
ンデータが更新されこのグループに属する最後の
ICすなわちIC位置番号のもつとも大きいIC（F2
＝１となつている）のシミユレーシヨンが終つ
て、COM１２から論理“１”が検出回路１１に
供給されると検出回路１１はLAT８に格納され
ているデータのF2が１であることをすでに検出
しているので、CTR１３への論理“１”の供給
は一定時間遅らされる。この間に以下に述べるレ
ベル番号１のICの出力ピンデータの変化に対応
してこれらの接続先の入力ピンデータの更新を行
う。
FIFO１５に格納されたIC位置番号と出力ピン
データ変化位置情報は、MPX１７を経てLAT１
８に一時格納され、EDR１９において出力ピン
データ変化位置情報中の最初の論理“１”のビツ
ト位置を検出し、その位置情報から変化したデー
タに対応する出力ピン番号を発生し、IC位置番
号と出力ピン番号とをデータとしてFIFO２０に
格納する。一方、LAT１８の出力ピンデータ変
化位置情報はREV１６に供給され、EDR１９か
らREV１６に供給される出力ピン番号の指定す
る位置の情報を反転し、このデータをMPX１７
を経てLAT１８に供給して、EDR１９で前述と
同様に変化したデータに対応する出力ピン番号を
発生し、以下これらの動作のくりかえしにより
IC位置番号１の入力データ変化に対応して出力
データが変化した出力ピン番号をすべて発生し、
FIFO２０に格納する。以下、レベル番号１に属
するICについて同様の動作がFIFO１５に格納さ
れているデータがなくなるまで行なわれる。
データ変化位置情報は、MPX１７を経てLAT１
８に一時格納され、EDR１９において出力ピン
データ変化位置情報中の最初の論理“１”のビツ
ト位置を検出し、その位置情報から変化したデー
タに対応する出力ピン番号を発生し、IC位置番
号と出力ピン番号とをデータとしてFIFO２０に
格納する。一方、LAT１８の出力ピンデータ変
化位置情報はREV１６に供給され、EDR１９か
らREV１６に供給される出力ピン番号の指定す
る位置の情報を反転し、このデータをMPX１７
を経てLAT１８に供給して、EDR１９で前述と
同様に変化したデータに対応する出力ピン番号を
発生し、以下これらの動作のくりかえしにより
IC位置番号１の入力データ変化に対応して出力
データが変化した出力ピン番号をすべて発生し、
FIFO２０に格納する。以下、レベル番号１に属
するICについて同様の動作がFIFO１５に格納さ
れているデータがなくなるまで行なわれる。
FIFO２０に格納されたIC位置番号と出力ピン
番号とは、アドレス信号としてMPX２２を経て
CM２１に供給され、CM２１から当該出力ピン
に接続されている他のICのIC位置番号と入力ピ
ン番号とを読みだし、MPX２３に供給する。CM
２１からは２組のデータがそれぞれ接続線７５お
よび７６を介してMPX２３に供給される。F3が
“00”の場合すなわち接続なしのときには、
FIFO２０から次のアドレスをCM２１に供給
し、F3が“01”のときすなわち接続先が１つの
ときにはMPX２３は接続線７５と７７とを接続
しIC位置番号と入力ピン番号とをFIFO２に供給
し、F3が“10”のときすなわち接続先が２つの
ときにはMPX２３は接続線７５と７７とを接続
して第１の組のIC位置番号と入力ピン番号とを
FIFO２に供給し、ついで接続線７６と７７とを
接続して第２の組のIC位置番号と入力ピン番号
とをFIFO２に供給し、F3が“11”のときすなわ
ち読出したデータが１つの接続先とネクストアド
レスポインタのときには、MPX２３は接続線７
５と７７とを接続してIC位置番号と入力ピン番
号とをFIFO２に供給し、ついで、MPX２２によ
り接続線７６と７４とを接続してネクストアドレ
スポインタをCM２１に供給して引続き接続先デ
ータを読み出す。以下、レベル番号１に属する
ICについて同様の動作がFIFO２０に格納されて
いるデータがなくなるまで行なわれる。
番号とは、アドレス信号としてMPX２２を経て
CM２１に供給され、CM２１から当該出力ピン
に接続されている他のICのIC位置番号と入力ピ
ン番号とを読みだし、MPX２３に供給する。CM
２１からは２組のデータがそれぞれ接続線７５お
よび７６を介してMPX２３に供給される。F3が
“00”の場合すなわち接続なしのときには、
FIFO２０から次のアドレスをCM２１に供給
し、F3が“01”のときすなわち接続先が１つの
ときにはMPX２３は接続線７５と７７とを接続
しIC位置番号と入力ピン番号とをFIFO２に供給
し、F3が“10”のときすなわち接続先が２つの
ときにはMPX２３は接続線７５と７７とを接続
して第１の組のIC位置番号と入力ピン番号とを
FIFO２に供給し、ついで接続線７６と７７とを
接続して第２の組のIC位置番号と入力ピン番号
とをFIFO２に供給し、F3が“11”のときすなわ
ち読出したデータが１つの接続先とネクストアド
レスポインタのときには、MPX２３は接続線７
５と７７とを接続してIC位置番号と入力ピン番
号とをFIFO２に供給し、ついで、MPX２２によ
り接続線７６と７４とを接続してネクストアドレ
スポインタをCM２１に供給して引続き接続先デ
ータを読み出す。以下、レベル番号１に属する
ICについて同様の動作がFIFO２０に格納されて
いるデータがなくなるまで行なわれる。
FIFO２に格納されたIC位置番号はMPX６を経
てアドレス信号としてSM７に供給され、SM７の
指定されたアドレスに格納されている当該ICの
入力ピンデータが読み出されてREV４に供給さ
れ、REV４においてFIFO２から供給される入力
ピン番号の指定する位置の情報を反転してF1を
１とし、MPX５を経てSM７に供給され、当該IC
の入力ピンデータを更新する。以下、FIFO２に
格納されているデータがなくなるまで上記動作を
くりかえし、レベル番号１のグループに属する
ICのデータの変化した出力ピンのすべての接続
先のデータを更新する。
てアドレス信号としてSM７に供給され、SM７の
指定されたアドレスに格納されている当該ICの
入力ピンデータが読み出されてREV４に供給さ
れ、REV４においてFIFO２から供給される入力
ピン番号の指定する位置の情報を反転してF1を
１とし、MPX５を経てSM７に供給され、当該IC
の入力ピンデータを更新する。以下、FIFO２に
格納されているデータがなくなるまで上記動作を
くりかえし、レベル番号１のグループに属する
ICのデータの変化した出力ピンのすべての接続
先のデータを更新する。
これまでの動作を“レベル０の動作”につづく
“レベル１の動作”と称す。“レベル１の動作”に
よりレベル番号１のグループに属するすべての
ICのシミユレーシヨンが行なわれSM７にある当
該ICの出力ピンデータが更新され、更にCM２１
から得られる接続先情報により接続先の入力ピン
データも更新される。
“レベル１の動作”と称す。“レベル１の動作”に
よりレベル番号１のグループに属するすべての
ICのシミユレーシヨンが行なわれSM７にある当
該ICの出力ピンデータが更新され、更にCM２１
から得られる接続先情報により接続先の入力ピン
データも更新される。
レベル番号１のグループの最後のICに対する
COM１２からの論理“１”の供給をうけてから
上述の“レベル１の動作”が完了するに十分な一
定時間経過後、検出回路１１は論理“１”を
CTR１３に供給して次のIC位置番号（レベル番
号２のグループに属するIC）に相当するアドレ
ス信号をMPX６を経てSM７に供給する。以下、
レベル番号１のグループに対し行われた上述の
“レベル１の動作”と同様の動作が、今度はレベ
ル番号２のグループに対して行なわれる。これが
“レベル２の動作”である。
COM１２からの論理“１”の供給をうけてから
上述の“レベル１の動作”が完了するに十分な一
定時間経過後、検出回路１１は論理“１”を
CTR１３に供給して次のIC位置番号（レベル番
号２のグループに属するIC）に相当するアドレ
ス信号をMPX６を経てSM７に供給する。以下、
レベル番号１のグループに対し行われた上述の
“レベル１の動作”と同様の動作が、今度はレベ
ル番号２のグループに対して行なわれる。これが
“レベル２の動作”である。
このようにして、レベル２からレベルの動作
が行なわれ最後のレベルの動作の終了時には、
被試験論理装置への入力信号変化に対しすべての
ICのシミユレーシヨンが行なわれ、その結果が
SM７に格納され、被試験論理装置の入出力デー
タはSM７のIC位置番号０に相当するアドレスに
格納される。また、検出回路１１からの最後の論
理“１”の供給をうけたCTR１３は論理“１”
の計数値があらかじめ設定したｎ（前述の被試験
論理装置に使用されているICの個数）に達する
ので初期設定され次のシミユレーシヨンに備える
こととなる。
が行なわれ最後のレベルの動作の終了時には、
被試験論理装置への入力信号変化に対しすべての
ICのシミユレーシヨンが行なわれ、その結果が
SM７に格納され、被試験論理装置の入出力デー
タはSM７のIC位置番号０に相当するアドレスに
格納される。また、検出回路１１からの最後の論
理“１”の供給をうけたCTR１３は論理“１”
の計数値があらかじめ設定したｎ（前述の被試験
論理装置に使用されているICの個数）に達する
ので初期設定され次のシミユレーシヨンに備える
こととなる。
以上の説明は、被試験論理装置の入力データの
変化に対するシミユレーシヨンであるが、試験等
のため、被試験論理装置のあるICの入力ピンデ
ータまたは出力ピンデータのみを変化させた場合
のシミユレーシヨンを行いたい場合があるが、こ
のときには本実施例では入力ピンデータ変化に対
してはFIFO２に当該IC位置番号と入力ピン番号
とを入力してやればよく、出力ピンデータ変化に
対してはFIFO２０に当該IC位置番号と出力ピン
番号とを入力してシミユレーシヨンを行えばよ
い。この場合にはピンデータの変化のないものに
ついてはF1＝０であるのでデータをLAT８に一
時格納したときに検出回路１４によりF1＝０を
検出して比較終了信号を発生して検査回路１１に
供給するとともにSIM９にも供給してSIM９の当
該IC位置番号のICに対するシミユレーシヨンを
停止させる。このようにしてF1＝０のICに対し
てはシミユレーシヨンを行なうことなく検査回路
１１、CTR１３を介して新たなアドレス信号を
発して次のシミユレーシヨン動作に移行し時間の
短縮を図つている。
変化に対するシミユレーシヨンであるが、試験等
のため、被試験論理装置のあるICの入力ピンデ
ータまたは出力ピンデータのみを変化させた場合
のシミユレーシヨンを行いたい場合があるが、こ
のときには本実施例では入力ピンデータ変化に対
してはFIFO２に当該IC位置番号と入力ピン番号
とを入力してやればよく、出力ピンデータ変化に
対してはFIFO２０に当該IC位置番号と出力ピン
番号とを入力してシミユレーシヨンを行えばよ
い。この場合にはピンデータの変化のないものに
ついてはF1＝０であるのでデータをLAT８に一
時格納したときに検出回路１４によりF1＝０を
検出して比較終了信号を発生して検査回路１１に
供給するとともにSIM９にも供給してSIM９の当
該IC位置番号のICに対するシミユレーシヨンを
停止させる。このようにしてF1＝０のICに対し
てはシミユレーシヨンを行なうことなく検査回路
１１、CTR１３を介して新たなアドレス信号を
発して次のシミユレーシヨン動作に移行し時間の
短縮を図つている。
前述のレベルｋ（ｋ＝１〜）の動作は次の４
つの動作から構成される。第１の動作はSM７か
ら入力ピンデータを読み出してSIM９でシミユレ
ーシヨンを行ないSM７にある自己の出力ピンデ
ータを更新すると共に出力ピンデータ変化位置情
報を作成する動作、第２の動作は出力ピンデータ
変化位置情報から出力ピン番号を作成する動作、
第３の動作は出力ピン番号からその接続先入力ピ
ン番号をCM２１から読み出す動作、第４の動作
は入力ピン番号から対応する入力ピンデータを更
新する動作である。
つの動作から構成される。第１の動作はSM７か
ら入力ピンデータを読み出してSIM９でシミユレ
ーシヨンを行ないSM７にある自己の出力ピンデ
ータを更新すると共に出力ピンデータ変化位置情
報を作成する動作、第２の動作は出力ピンデータ
変化位置情報から出力ピン番号を作成する動作、
第３の動作は出力ピン番号からその接続先入力ピ
ン番号をCM２１から読み出す動作、第４の動作
は入力ピン番号から対応する入力ピンデータを更
新する動作である。
本実施例ではこれらの上記４つの動作が並行し
て同時動作が行なわれている。すなわち、多少の
時間のずれはあるが、例えば、ある時点を考える
と第１の動作がIC位置番号ｐのICに対して、第
２の動作がIC位置番号（ｐ−１）のICに対し
て、第３の動作がIC位置番号（ｐ−２）のICに
対して、第４の動作がIC位置番号（ｐ−３）の
ICに対しておこなわれておりそれらの動作の緩
衝用としてFIFO２，SM７，FIFO１５および
FIFO２０がある。いわゆるパイプライン処理が
行なわれている。このためシリアルな処理を行な
う論理シミユレータに比し1/4程度の処理時間の
短縮ができる。
て同時動作が行なわれている。すなわち、多少の
時間のずれはあるが、例えば、ある時点を考える
と第１の動作がIC位置番号ｐのICに対して、第
２の動作がIC位置番号（ｐ−１）のICに対し
て、第３の動作がIC位置番号（ｐ−２）のICに
対して、第４の動作がIC位置番号（ｐ−３）の
ICに対しておこなわれておりそれらの動作の緩
衝用としてFIFO２，SM７，FIFO１５および
FIFO２０がある。いわゆるパイプライン処理が
行なわれている。このためシリアルな処理を行な
う論理シミユレータに比し1/4程度の処理時間の
短縮ができる。
同一レベル番号に属するICのシミユレーシヨ
ンは上述のようにパイプライン処理により行なわ
れ、さらに次のレベル番号に属するICのシミユ
レーシヨンに移るには上述のF2の検出を行な
い、次のレベル番号に属するICの入力データを
確定させてからシミユレーシヨン動作を行つてい
るので入力データの不確定により誤シミユレーシ
ヨンは発生しない。
ンは上述のようにパイプライン処理により行なわ
れ、さらに次のレベル番号に属するICのシミユ
レーシヨンに移るには上述のF2の検出を行な
い、次のレベル番号に属するICの入力データを
確定させてからシミユレーシヨン動作を行つてい
るので入力データの不確定により誤シミユレーシ
ヨンは発生しない。
本実施例では、論理構成単位としてICを例に
説明したが本発明はこれに限るものではなく、被
試験論理装置を複数のICを含むいくつかの論理
ブロツクに分割して本発明を適用することもでき
るし、またカスタムLSIのごとき被試験論理装置
の場合にはカスタムLSIなる１つのICを複数の論
理ブロツクに分割して、本発明を適用することも
できる。
説明したが本発明はこれに限るものではなく、被
試験論理装置を複数のICを含むいくつかの論理
ブロツクに分割して本発明を適用することもでき
るし、またカスタムLSIのごとき被試験論理装置
の場合にはカスタムLSIなる１つのICを複数の論
理ブロツクに分割して、本発明を適用することも
できる。
本実施例ではICの属するレベル番号を当該IC
への入力信号の経由してきたICの個数の中の最
大値としたが本発明はこれに限るものではなく、
当該ICのシミユレーシヨンは当該ICの全入力信
号が確定してから当該ICの出力信号の行先のIC
のいずれか一つのICの全入力信号が確定するま
での時間の最小時間までの間で行なえばよい。す
なわち、ICのレベル番号は当該ICへの入力信号
の経由してきたICの個数の中の最大値以上で、
当該ICの出力信号の行先のそれぞれのICの入力
信号が経由してきたICの個数の中の最大値の中
の最小値以下の数であればよい。これを利用して
同一レベル番号に属するICの数の均等化を行な
うことができる。
への入力信号の経由してきたICの個数の中の最
大値としたが本発明はこれに限るものではなく、
当該ICのシミユレーシヨンは当該ICの全入力信
号が確定してから当該ICの出力信号の行先のIC
のいずれか一つのICの全入力信号が確定するま
での時間の最小時間までの間で行なえばよい。す
なわち、ICのレベル番号は当該ICへの入力信号
の経由してきたICの個数の中の最大値以上で、
当該ICの出力信号の行先のそれぞれのICの入力
信号が経由してきたICの個数の中の最大値の中
の最小値以下の数であればよい。これを利用して
同一レベル番号に属するICの数の均等化を行な
うことができる。
以上のように本発明には被試験論理装置を複数
の論理ブロツクに分割し各論理ブロツクの入力信
号の確定または出力信号の確定に対応して各論理
ブロツクを動作順に分類し各分類内の論理ブロツ
クのシミユレーシヨンはパイプライン処理を行な
い各分類は動作順にシリアルな処理を行なうこと
によりシミユレーシヨン時間を著しく短縮するこ
とができるという効果がある。
の論理ブロツクに分割し各論理ブロツクの入力信
号の確定または出力信号の確定に対応して各論理
ブロツクを動作順に分類し各分類内の論理ブロツ
クのシミユレーシヨンはパイプライン処理を行な
い各分類は動作順にシリアルな処理を行なうこと
によりシミユレーシヨン時間を著しく短縮するこ
とができるという効果がある。
第１図は論理装置の一例のブロツク図および第
２図は本発明の一実施例のブロツク図である。 図において、５，６，１７，２２，２３……切
替回路（MPX）、２，１５，２０……先入れ先出
しバツフア（FIFO）、３……レジスタ（REG）、
４，１６……反転回路（REV）、７……状態メモ
リ（SM）、８，１０，１８……ラツチ回路
（LAT）、９……ICシミユレータ（SIM）、１１，
１４……検出回路、１２……比較回路（COM）、
１３……アドレス信号発生回路（CTR）、１９…
…ピン情報発生回路（EDR）、２１……接続メモ
リ（CM）、１００〜８００……IC、１……論理
装置。
２図は本発明の一実施例のブロツク図である。 図において、５，６，１７，２２，２３……切
替回路（MPX）、２，１５，２０……先入れ先出
しバツフア（FIFO）、３……レジスタ（REG）、
４，１６……反転回路（REV）、７……状態メモ
リ（SM）、８，１０，１８……ラツチ回路
（LAT）、９……ICシミユレータ（SIM）、１１，
１４……検出回路、１２……比較回路（COM）、
１３……アドレス信号発生回路（CTR）、１９…
…ピン情報発生回路（EDR）、２１……接続メモ
リ（CM）、１００〜８００……IC、１……論理
装置。
Claims (1)
- 【特許請求の範囲】 １ それぞれ予め定めたレベル番号が与えられ該
番号により分類される複数の論理ブロツクから構
成される論理装置のシミユレーシヨンを行なう論
理シミユレータにおいて、 前記各論理ブロツクに設けられた少なくとも１
つの入力端子および出力端子における論理状態値
と論理ブロツクの種類情報とを記憶する第１の記
憶手段と、 前記第１の記憶手段に格納している前記論理ブ
ロツクの入力端子における論理状態値変化に対応
して該論理ブロツクの出力端子における論理状態
値を変更する必要を表示するフラグを前記第一の
記憶手段に格納している該論理ブロツクの論理状
態値に付加するフラグ付加手段と、 後記指定信号により指定された論理ブロツクの
入力端子における論理状態値および論理ブロツク
の種類情報とを前記第１の記憶手段から読み出し
該論理ブロツクの種類情報の指定する論理演算を
シミユレートしこれに応答して該論理ブロツクの
出力端子における論理状態値を出力し後記フラグ
検出手段からの第２の信号の供給をうけたときに
はシミユレーシヨンを行なわない個別論理ブロツ
クシミユレーシヨン手段と、 前記個別論理ブロツクシミユレーシヨン手段か
ら供給される前記指定された論理ブロツクの出力
端子における論理状態値と第１の記憶手段に記憶
されている前記指定された論理ブロツクの出力端
子における論理状態値とを比較して第１の信号を
発生するとともに論理状態値が変化した前記指定
された論理ブロツクの出力端子の端子番号を発生
する出力論理状態値変化端子番号発生手段と、 前記個別論理ブロツクシミユレーシヨン手段か
ら供給される前記指定された論理ブロツクの出力
端子における論理状態値により第１の記憶手段の
前記指定された論理ブロツクの出力端子における
論理状態値を更新する第１の更新手段と、 前記各論理ブロツク間の接続情報を記憶する第
２の記憶手段と、 前記端子番号発生手段から供給される前記指定
された論理ブロツクの出力端子番号により該出力
端子番号に対応する端子の接続先の論理ブロツク
の入力端子番号を前記第２の記憶手段から読み出
す接続先読出し手段と、 前記接続先読出し手段から供給される前記接続
先の論理ブロツクの入力端子番号により第１の記
憶手段の前記接続先の論理ブロツクの対応する入
力端子における論理状態値を更新する第２の更新
手段と、 前記第１の記憶手段から読み出された前記指定
された論理ブロツクの論理状態値のフラグをしら
べフラグを検出しないときに第２の信号を発生す
るフラグ検出手段と、 前記第１の信号または第２の信号の供給をうけ
予め定めた論理ブロツクに対応する前記第１の信
号または第２の信号を検出したときにのみ前記第
１の信号または第２の信号を所定の時間遅延せし
めその他のときには単に通過せしめる検出遅延手
段と、 外部または前記検出遅延手段から供給される第
１または第２の信号により前記第１の記憶手段か
ら論理状態値を読みだすべき論理ブロツクを指定
する指定信号を前記レベル番号順に発生するアド
レス発生手段とを含むことを特徴とする論理シミ
ユレータ。 ２ 各論理ブロツクに与えられるレベル番号が、
該当論理ブロツクの各入力端子に到来する各入力
信号が各々経由してきた前記論理ブロツクの個数
（経由数）のうちの最大のもの（最大経由数）以
上でありかつ該当論理ブロツクからの各出力信号
が供給さる各論理ブロツクの各最大経由数のうち
の最小のもの以下であることを特徴とする特許請
求の範囲第１項記載の論理シミユレータ。 ３ 各論理ブロツクに固有の番号（論理ブロツク
番号）を付し論理ブロツク番号と該論理ブロツク
の出力端子の端子番号とをアドレス信号とし該ア
ドレス信号が示すアドレスに該論理ブロツクの出
力端子の接続先の論理ブロツクの論理ブロツク番
号と入力端子番号または接続先のアドレスを示す
ポインタを格納する第２の記憶手段を含むことを
特徴とする特許請求の範囲第１または第２項記載
の論理シミユレータ。 ４ 各論理ブロツクに固有の番号（論理ブロツク
番号）を付し論理ブロツク番号をアドレス信号と
し該アドレス信号が示すアドレスに該論理ブロツ
クの論理状態値と該論理ブロツクの種類情報とを
記憶する第１の記憶手段と、 更新すべき論理ブロツクの論理状態値を前記論
理ブロツク番号により第１の記憶手から読み出し
論理状態値を更新すべき入力端子の端子番号によ
り該端子に対応する情報を設定し更新された論理
状態値を第１の記憶手段に書き込む第２の更新手
段とを含むことを特徴とする特許請求の範囲第１
または第２または第３項記載の論理シミユレー
タ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121600A JPS5911459A (ja) | 1982-07-13 | 1982-07-13 | 論理シミユレ−タ |
| DE8383106834T DE3376592D1 (en) | 1982-07-13 | 1983-07-12 | Logic simulator operable on level basis and on logic block basis on each level |
| EP83106834A EP0099114B1 (en) | 1982-07-13 | 1983-07-12 | Logic simulator operable on level basis and on logic block basis on each level |
| US06/826,660 US4725975A (en) | 1982-07-13 | 1986-02-06 | Logic simulator operable on level basis and on logic block basis on each level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121600A JPS5911459A (ja) | 1982-07-13 | 1982-07-13 | 論理シミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911459A JPS5911459A (ja) | 1984-01-21 |
| JPS6229825B2 true JPS6229825B2 (ja) | 1987-06-29 |
Family
ID=14815264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121600A Granted JPS5911459A (ja) | 1982-07-13 | 1982-07-13 | 論理シミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911459A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307356B1 (en) | 1998-06-18 | 2001-10-23 | Linear Technology Corporation | Voltage mode feedback burst mode circuit |
-
1982
- 1982-07-13 JP JP57121600A patent/JPS5911459A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5911459A (ja) | 1984-01-21 |
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