JPS5911459A - 論理シミユレ−タ - Google Patents
論理シミユレ−タInfo
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- JPS5911459A JPS5911459A JP57121600A JP12160082A JPS5911459A JP S5911459 A JPS5911459 A JP S5911459A JP 57121600 A JP57121600 A JP 57121600A JP 12160082 A JP12160082 A JP 12160082A JP S5911459 A JPS5911459 A JP S5911459A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- Evolutionary Computation (AREA)
- Geometry (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理シミュレータに関する。
多種類の集積回路が多数使用されている論理装
。
。
置を開発する場合に、実際に当該論理装置を製作して動
作試験を行なってから論理設計誤り全発見したのでは、
回路修正が大変となり大幅な開発の遅延、経費の増大を
来たすこととなる。ＬＳ Ｉ。
作試験を行なってから論理設計誤り全発見したのでは、
回路修正が大変となり大幅な開発の遅延、経費の増大を
来たすこととなる。ＬＳ Ｉ。
カスタムＬＳＩ等の使用、論理装置の大規模比に伴なっ
て論理設計課シの早期発見は一層緊急な課題となってい
る。
て論理設計課シの早期発見は一層緊急な課題となってい
る。
上述の論理設計誤りの早期発見に従来からイ吏用されて
いるのが論理シミュレータであり、試験対象とする論理
装置と同等の動作をシミーレーションによ９行ない、尚
該論理装置の製作前に論理設計の検査を行なってその目
的を達成しているうしかしながら、従来の論理シミュレ
ータはほとんどがソフトウェアによシ行なわれておシ、
試験対象とする論理装置の論理規模が大になると、ソフ
トウェアによる逐次処理ではシミュレーション時間が膨
大なものとなり実用に供することができないという欠点
がある。
いるのが論理シミュレータであり、試験対象とする論理
装置と同等の動作をシミーレーションによ９行ない、尚
該論理装置の製作前に論理設計の検査を行なってその目
的を達成しているうしかしながら、従来の論理シミュレ
ータはほとんどがソフトウェアによシ行なわれておシ、
試験対象とする論理装置の論理規模が大になると、ソフ
トウェアによる逐次処理ではシミュレーション時間が膨
大なものとなり実用に供することができないという欠点
がある。
本発明の目的は上述の従来装置の欠点を除去しシミュレ
ーション時間を太幅に短縮した論理シミュレータを提供
することにある。
ーション時間を太幅に短縮した論理シミュレータを提供
することにある。
本発明の装置は、それぞれ予め定めたレベル番号が与え
られ該番号により分類される複数の論理ブロックから構
成される装置 ヨンを行なう論理シミーレータにおいて、前記各論理ブ
ロックに設けられた少なくとも１つの入力端子および出
力端子における論理状態値と論理ブロックの種類情報と
を記憶する第１の記憶手段と。
られ該番号により分類される複数の論理ブロックから構
成される装置 ヨンを行なう論理シミーレータにおいて、前記各論理ブ
ロックに設けられた少なくとも１つの入力端子および出
力端子における論理状態値と論理ブロックの種類情報と
を記憶する第１の記憶手段と。
前記第１の記憶手段に格納している前記論理ブロックの
入力端子における論理状態値変化に対応して該論理ブロ
ックの出力端子における論理状態値を変更する必要を表
示するフラグを前記第一の記憶手段に格納している該論
理ブロックの論理状態値に付加するフラグ付加手段と．
後記指定信号により指定された論理ブロックの入力端子
における論理状態値および論理ブロックの種類情報とを
前記第１の記憶手段から読み出し該論理ブロックの種類
情報の指定する論理演算をシミーレートしこれに応答し
て該論理ブロックの出力端子における論理状態値を出力
し後記フラグ検出手段からの第２の信号の供給をうけた
ときにはシミュレーション全行なわない個別論理ブロッ
クシミュレーション手段と、前記個別論理ブロックシミ
ュレーション手段から供給される前記指定された論理ブ
ロックの出力端子における論理状態値と第１の記憶手段
に記憶されている前記指定された論理ブロックの出力端
子における論理状態値とを比較して第１の信号を発生す
るとともに論理状態値が変化した前記指定された論理ブ
ロックの出力端子の端子番号を発生する出力論理状態値
変化端子番号発生手段と、前記個別論理プロツクシミー
レーション手段から供給される前記指定された論理ブロ
ックの出力端子における論理状態値によｐ第１の記憶手
段の前記指定された論理ブロックの出力端子における論
理状態値を更新する第１の更新手段と，前記各論理ブロ
ック間の接続情報を記憶する第２の記憶手段と，前記端
子番号発生手段から供給される前記指定された論理ブロ
ックの出力端子番号によ＃）該出力端子番号に対応する
端子の接続先の論理ブロックの入力端子番号を前記第２
の記憶手段から読み出す接続先続出し手段と，前記接続
先続出し手段から供給される前記接続先の論理ブロック
の入力端子番号により第１の記憶手段の前記接続先の論
理ブロックの対応する入力端子における論理状態値を更
新する第２の更新手段と，前記第の信号を発生するフラ
グ検出手段と、前記第１の信号または第２の信号の供給
をうけ予め定めた論理ブロックに対応する前記第１の信
号または第２の信号を検出したときにのみ前記第１の信
号または第２の信号を所定の時間遅延せしめその他のと
きには単に通過せしめる検出遅延手段と，外部または前
記検出遅延手段から供給される第１１たは第２の信号に
より前記第１の記憶手段から論理状態値を読みだすべき
論理ブロックを指定する指定信号を前記レベル番号順に
発生するアドレス発生手段とを含む。
入力端子における論理状態値変化に対応して該論理ブロ
ックの出力端子における論理状態値を変更する必要を表
示するフラグを前記第一の記憶手段に格納している該論
理ブロックの論理状態値に付加するフラグ付加手段と．
後記指定信号により指定された論理ブロックの入力端子
における論理状態値および論理ブロックの種類情報とを
前記第１の記憶手段から読み出し該論理ブロックの種類
情報の指定する論理演算をシミーレートしこれに応答し
て該論理ブロックの出力端子における論理状態値を出力
し後記フラグ検出手段からの第２の信号の供給をうけた
ときにはシミュレーション全行なわない個別論理ブロッ
クシミュレーション手段と、前記個別論理ブロックシミ
ュレーション手段から供給される前記指定された論理ブ
ロックの出力端子における論理状態値と第１の記憶手段
に記憶されている前記指定された論理ブロックの出力端
子における論理状態値とを比較して第１の信号を発生す
るとともに論理状態値が変化した前記指定された論理ブ
ロックの出力端子の端子番号を発生する出力論理状態値
変化端子番号発生手段と、前記個別論理プロツクシミー
レーション手段から供給される前記指定された論理ブロ
ックの出力端子における論理状態値によｐ第１の記憶手
段の前記指定された論理ブロックの出力端子における論
理状態値を更新する第１の更新手段と，前記各論理ブロ
ック間の接続情報を記憶する第２の記憶手段と，前記端
子番号発生手段から供給される前記指定された論理ブロ
ックの出力端子番号によ＃）該出力端子番号に対応する
端子の接続先の論理ブロックの入力端子番号を前記第２
の記憶手段から読み出す接続先続出し手段と，前記接続
先続出し手段から供給される前記接続先の論理ブロック
の入力端子番号により第１の記憶手段の前記接続先の論
理ブロックの対応する入力端子における論理状態値を更
新する第２の更新手段と，前記第の信号を発生するフラ
グ検出手段と、前記第１の信号または第２の信号の供給
をうけ予め定めた論理ブロックに対応する前記第１の信
号または第２の信号を検出したときにのみ前記第１の信
号または第２の信号を所定の時間遅延せしめその他のと
きには単に通過せしめる検出遅延手段と，外部または前
記検出遅延手段から供給される第１１たは第２の信号に
より前記第１の記憶手段から論理状態値を読みだすべき
論理ブロックを指定する指定信号を前記レベル番号順に
発生するアドレス発生手段とを含む。
次に、本発明について図面を参照して詳細に説明する。
試験対象の論理装置にはｍ種類（ｍは自然数）の集積回
路（以後ＩＣと称す）が全部でｎ個（ｎは自然数）使用
されているものを例にと９説明する。
路（以後ＩＣと称す）が全部でｎ個（ｎは自然数）使用
されているものを例にと９説明する。
論理装置の信号の流れに従って、使用されているＩＣに
順に第１番から第ｎ番一まで番号（以後ＩＣ位置番号と
称丁）をつける。すなわち、信号は常にＩＣ位置番号が
小さいＩＣからＩＣ位置番号が大きいＩＣへと流れる。
順に第１番から第ｎ番一まで番号（以後ＩＣ位置番号と
称丁）をつける。すなわち、信号は常にＩＣ位置番号が
小さいＩＣからＩＣ位置番号が大きいＩＣへと流れる。
各ＩＣの入力信号は論理装置への入力信号がいくつかの
ＩＣｔ−経由してきて供給され確定丁るものであシ，一
つのＩＣへの各入力信号が経由してきたＩＣの個数の中
の最大値！（以後レベル番号と称す）ヲ邑該ＩＣへの入
力信号の確定時の指標と考えこのレベル番号により論理
装置内の全ＩＣを分類する。
ＩＣｔ−経由してきて供給され確定丁るものであシ，一
つのＩＣへの各入力信号が経由してきたＩＣの個数の中
の最大値！（以後レベル番号と称す）ヲ邑該ＩＣへの入
力信号の確定時の指標と考えこのレベル番号により論理
装置内の全ＩＣを分類する。
すなわち、論理装置内の全ＩＣはＩＣ位置番号により特
定され、レベル番号により動作順が規定され５種類によ
り機能が規定される。
定され、レベル番号により動作順が規定され５種類によ
り機能が規定される。
第１図は試験対象の論理装置の一例のブロック図である
。
。
論理装置１にはＩＣがＩＣ１００〜８００まで８個使用
され、図の如き結線で論理動作を行なう。
され、図の如き結線で論理動作を行なう。
ＩＣ位置番号は信号の流れに従って順に１００から８０
０の番号が付されている。また、レベル番号はＩＣ１０
０，ＩＣ２００およびＩＣ３００はｌ。
０の番号が付されている。また、レベル番号はＩＣ１０
０，ＩＣ２００およびＩＣ３００はｌ。
ＩＣ４００およびＩＣ５００が２．ＩＣ６００およびＩ
Ｃ７００は３．ＩＣ８００は４となる。ＩＣの種類とし
ては結線上からだけではきめられないが。
Ｃ７００は３．ＩＣ８００は４となる。ＩＣの種類とし
ては結線上からだけではきめられないが。
第１図はＩＣ１００とＩＣ５００，ＩＣ２００とＩＣ４
００、ＩＣ３００とＩＣ７００，ＩＣ６００とＩＣ８０
０とがそれぞれ同種のＩＣで計４種類のＩＣを使った論
理装置を図示したものである。
００、ＩＣ３００とＩＣ７００，ＩＣ６００とＩＣ８０
０とがそれぞれ同種のＩＣで計４種類のＩＣを使った論
理装置を図示したものである。
第２図は本発明の一実施例のブロック図である。
本発明の一実施例は入力データの変化があったＩＣのＩ
Ｃ位置番号と当該入力データの変化があったピン番号と
をデータとして一時格納し先に格納したデータから順に
出力する先入れ先出しバッファ（ＦＩＦＯ）２と、アド
レス信号を選択する切替回路（ＭＰＸ）６と、ＩＣ位置
番号をアドレスとしそのアドレスに当該ＩＣの状態を示
す状態データ、すなわち、当該ＩＣの種類、ピン番号対
応のビット位置における当該ピンの論理値（例えば第１
ビンの論理値が“１″、第２ピンの論理値が“０“・・
・の場合にデータの第１１ビツト目が“１″′。
Ｃ位置番号と当該入力データの変化があったピン番号と
をデータとして一時格納し先に格納したデータから順に
出力する先入れ先出しバッファ（ＦＩＦＯ）２と、アド
レス信号を選択する切替回路（ＭＰＸ）６と、ＩＣ位置
番号をアドレスとしそのアドレスに当該ＩＣの状態を示
す状態データ、すなわち、当該ＩＣの種類、ピン番号対
応のビット位置における当該ピンの論理値（例えば第１
ビンの論理値が“１″、第２ピンの論理値が“０“・・
・の場合にデータの第１１ビツト目が“１″′。
第１２ビツト目が“０“・・・という如くハ当該ＩＣの
入力データが変化したこと金示す第１の７ラグ（Ｆｌ）
（入力データ変化に対応する出力データにより出力ピン
の論理値をまだ変更していないとき“１″、出力ピン論
理値を変更したとき“０′″〕および同一レベル番号の
ＩＣ内での当該ＩＣの位置づけを示す第２の７ラグ（Ｆ
２ ） （同一レベル番号に属するＩＣの中で一番ＩＣ
Ｉ装置番号が太きい場合“ｌ“、その他の場合″０″〕
とを格納する状態メモＩＪ（ＳＭ）７と、指定された入
力ピンの状態データを反転しＦｌｉ“ｌ“にする反転回
路（ｌ（ＥＶ ） ４と、入力データ変化に対応して更
新された出力ピンデータを含むＩＣの状態データを一時
格納しＦ１ｆ’“０″にするレジスタ（Ｒ，ＥＧ）３と
、８Ｍ７への書込みデータを選択するＭＰＸ５と、８Ｍ
７からの読出しデータを一時格納するラッチ回路（ＬＡ
Ｔ）８と、試験対象の論理装置に含まれるＩＣのそれぞ
れについて各入力ピンの論理値を与えて各出力ビンの論
理値を出力するＩＣシミーレータ（ＳＩＭ、１９と、出
力ビンデータ全一時格納するラッチ回路（ＬＡＴ）１０
と、入力ピンデータの変化に対応して変化した出力ピン
データと入力ピンデータ変化前の出力ピンデータとを対
応するピン毎に比較し出力ピンデータ変化位置情報、す
なわち、データが変化したピンに対応するビット位置に
は論理“ｌ“、変化しないピンに対応するビット位置に
は論理“０“を出力し比較が終ったときに比較終了信号
として論理″１″′を発生する比較回路（ＣＯＭ）１２
と、ＩＣの状態データを検査しＦｌ−０を検出し論理″
１′″を発生する検出回路１４と、ＩＣの状態データを
検査しＦｘ＝１を検出した場合に供給される論理“１″
の入力信号を一定時間遅延させて出力する検出回路１１
と、検出回路１１力化供給される駆動信号により８Ｍ７
へのアドレス信号（ＩＣ位置番号）全発生し駆動信号受
信回数が予め設定された一定値に達したときに初期設定
されるアドレス信号発生回路（ＣＴＲ）１３と、ＩＣ位
置番号と出力ビンデータ変化位置情報とをデータとして
一時格納し先に格納したデータから順に出力する先入れ
先出しバッファ（ＦＩＦＯ）ｌ ５と、指定された出力
ビンの出力ビンデータ変化位置情報を反転する反転回路
（ＲＥＶ）１６と、ＰＩＦＯ１５とＲＥＶ１６ とか
ら供給される２つの入力信号の１つを選択する切替回路
（ＭＰＸ）１７と、入力データを一時格納するラッチ回
路（ＬＡＴ）、１８と。
入力データが変化したこと金示す第１の７ラグ（Ｆｌ）
（入力データ変化に対応する出力データにより出力ピン
の論理値をまだ変更していないとき“１″、出力ピン論
理値を変更したとき“０′″〕および同一レベル番号の
ＩＣ内での当該ＩＣの位置づけを示す第２の７ラグ（Ｆ
２ ） （同一レベル番号に属するＩＣの中で一番ＩＣ
Ｉ装置番号が太きい場合“ｌ“、その他の場合″０″〕
とを格納する状態メモＩＪ（ＳＭ）７と、指定された入
力ピンの状態データを反転しＦｌｉ“ｌ“にする反転回
路（ｌ（ＥＶ ） ４と、入力データ変化に対応して更
新された出力ピンデータを含むＩＣの状態データを一時
格納しＦ１ｆ’“０″にするレジスタ（Ｒ，ＥＧ）３と
、８Ｍ７への書込みデータを選択するＭＰＸ５と、８Ｍ
７からの読出しデータを一時格納するラッチ回路（ＬＡ
Ｔ）８と、試験対象の論理装置に含まれるＩＣのそれぞ
れについて各入力ピンの論理値を与えて各出力ビンの論
理値を出力するＩＣシミーレータ（ＳＩＭ、１９と、出
力ビンデータ全一時格納するラッチ回路（ＬＡＴ）１０
と、入力ピンデータの変化に対応して変化した出力ピン
データと入力ピンデータ変化前の出力ピンデータとを対
応するピン毎に比較し出力ピンデータ変化位置情報、す
なわち、データが変化したピンに対応するビット位置に
は論理“ｌ“、変化しないピンに対応するビット位置に
は論理“０“を出力し比較が終ったときに比較終了信号
として論理″１″′を発生する比較回路（ＣＯＭ）１２
と、ＩＣの状態データを検査しＦｌ−０を検出し論理″
１′″を発生する検出回路１４と、ＩＣの状態データを
検査しＦｘ＝１を検出した場合に供給される論理“１″
の入力信号を一定時間遅延させて出力する検出回路１１
と、検出回路１１力化供給される駆動信号により８Ｍ７
へのアドレス信号（ＩＣ位置番号）全発生し駆動信号受
信回数が予め設定された一定値に達したときに初期設定
されるアドレス信号発生回路（ＣＴＲ）１３と、ＩＣ位
置番号と出力ビンデータ変化位置情報とをデータとして
一時格納し先に格納したデータから順に出力する先入れ
先出しバッファ（ＦＩＦＯ）ｌ ５と、指定された出力
ビンの出力ビンデータ変化位置情報を反転する反転回路
（ＲＥＶ）１６と、ＰＩＦＯ１５とＲＥＶ１６ とか
ら供給される２つの入力信号の１つを選択する切替回路
（ＭＰＸ）１７と、入力データを一時格納するラッチ回
路（ＬＡＴ）、１８と。
出力ビンデータ変化位置情報から対応する出力ピン番号
を発生するピン番号発生回路（ＥＤＲ）ｔ９と、ＩＣ位
置番号と当該出力ピン番号とをデータとして一時格納し
先に格納したデータから順に出力する先入れ先出しバッ
ファ（ＦＩＦＯ）２０と。
を発生するピン番号発生回路（ＥＤＲ）ｔ９と、ＩＣ位
置番号と当該出力ピン番号とをデータとして一時格納し
先に格納したデータから順に出力する先入れ先出しバッ
ファ（ＦＩＦＯ）２０と。
ＩＣ位置番号と当該出力ピン番号とをアドレス信号とし
そのアドレスに当該出力ピンと接続している他のＩＣ位
置番号とそのピン番号とを格納する接続メモリ（ＣＭ）
２１と、０Ｍ２１へのアドレス信号を選択する切替回路
（ＭＰＸ）２２と、０Ｍ２１からの出力データを選択す
る切替回路（ＭＰＸ）２３とを含んでいる。
そのアドレスに当該出力ピンと接続している他のＩＣ位
置番号とそのピン番号とを格納する接続メモリ（ＣＭ）
２１と、０Ｍ２１へのアドレス信号を選択する切替回路
（ＭＰＸ）２２と、０Ｍ２１からの出力データを選択す
る切替回路（ＭＰＸ）２３とを含んでいる。
次に、本実施例の動作について初期設定から説明する。
８Ｍ７の初期設定は被試験論理装置に使用されているＩ
Ｃそれぞれのデータ、すなわち、第２の７ラグＦ２．Ｉ
Ｃの種類、各ピンの初期論理値？ＲＥＧ３に格納し、Ｍ
ＰＸ６から当該ＩＣのＩＣ位置番号金アドレス信号とし
て入力しＲＥＧ３に格納されている内容１５Ｍ７の指定
アドレスに格納する。ＩＣ位置番号０に対応するアドレ
スには被試験論理装置の人、出力論理値が格納される。
Ｃそれぞれのデータ、すなわち、第２の７ラグＦ２．Ｉ
Ｃの種類、各ピンの初期論理値？ＲＥＧ３に格納し、Ｍ
ＰＸ６から当該ＩＣのＩＣ位置番号金アドレス信号とし
て入力しＲＥＧ３に格納されている内容１５Ｍ７の指定
アドレスに格納する。ＩＣ位置番号０に対応するアドレ
スには被試験論理装置の人、出力論理値が格納される。
８ＩＭ９も被試験論理装置を構成しているＩＣの全種類
（今の場合ｍ種類）がシミュレートできるように初期設
定される。これにはｍ種類のＩＣそのものを用意しても
よいし、また、ゲートアレイを使用し各ＩＣｔ−それぞ
れシミュレートする汎用論理回路全使用してもよいし、
または各ＩＣに対しての入出力マッピングメモリ？使用
することもできる。いずれにしてもこれらの初期設定を
行なう。
（今の場合ｍ種類）がシミュレートできるように初期設
定される。これにはｍ種類のＩＣそのものを用意しても
よいし、また、ゲートアレイを使用し各ＩＣｔ−それぞ
れシミュレートする汎用論理回路全使用してもよいし、
または各ＩＣに対しての入出力マッピングメモリ？使用
することもできる。いずれにしてもこれらの初期設定を
行なう。
ＣＭ２１には被試験論理装置の各ＩＣピン間の接続に基
いて初期設定全行なうつすなわち、ＩＣ位置番号と当該
ＩＣの出力ピン番号とをアドレス信号として、そのアド
レスに当該出力ビンと接続している他のＩＣ位置番号と
その入力ピン番号とをデータとして格納するっ出力ピン
と接続している他のＩＣの入力ピンの数が複数の場合を
考え、０Ｍ２１への一度のアクセスで２つのデータを取
シ出丁こととし、第１番目のデータは入力ビン番号に、
第２番目のデータは入力ピン番号またはネクストアドレ
スポインタに使用する。したがって、０Ｍ２１への一度
のアクセスで取シ出される２つのデータの組合せとして
は接続なし、ｌ接続、２接続およびｌ接続＋ネクストア
ドレスポインタの４種類となりそれぞれ識別フラグＦａ
＝ｉもうけ“００′、“０１″、“１０“、′１１″に
伴って格納される。また、ＩＣ位置番号０に対応しては
被試験論理装置のデータ入力端子に対する接続データが
格納される。
いて初期設定全行なうつすなわち、ＩＣ位置番号と当該
ＩＣの出力ピン番号とをアドレス信号として、そのアド
レスに当該出力ビンと接続している他のＩＣ位置番号と
その入力ピン番号とをデータとして格納するっ出力ピン
と接続している他のＩＣの入力ピンの数が複数の場合を
考え、０Ｍ２１への一度のアクセスで２つのデータを取
シ出丁こととし、第１番目のデータは入力ビン番号に、
第２番目のデータは入力ピン番号またはネクストアドレ
スポインタに使用する。したがって、０Ｍ２１への一度
のアクセスで取シ出される２つのデータの組合せとして
は接続なし、ｌ接続、２接続およびｌ接続＋ネクストア
ドレスポインタの４種類となりそれぞれ識別フラグＦａ
＝ｉもうけ“００′、“０１″、“１０“、′１１″に
伴って格納される。また、ＩＣ位置番号０に対応しては
被試験論理装置のデータ入力端子に対する接続データが
格納される。
ＣＴＴｉＢ２は被試験論理装置に使用されるＩＣの個数
（今の場合はｎ）に等しい数値を前記の一定値として初
期設定される。
（今の場合はｎ）に等しい数値を前記の一定値として初
期設定される。
次に、被試験論理装置のデータ入力端子に与えられたデ
ータに対応する被試験論理装置のデータ出力端子におけ
るデータ全シミーレートする動作説明にうつる。
ータに対応する被試験論理装置のデータ出力端子におけ
るデータ全シミーレートする動作説明にうつる。
被試験論理装置のデータ入力端子に与えられたデータと
、現在ＳＭ７のＩＣ位置番号０に対応するアドレスに格
納されている同一入力端子のデータと？端子毎に比較し
データが変化した入力端子については８Ｍ７に格納され
ているデータを書きかえるためＫそれぞれＩＣ位置番号
Ｏと当該入力端子番号とをＦＩＦＯ２とＦＩＦＯ２０と
に入力する。
、現在ＳＭ７のＩＣ位置番号０に対応するアドレスに格
納されている同一入力端子のデータと？端子毎に比較し
データが変化した入力端子については８Ｍ７に格納され
ているデータを書きかえるためＫそれぞれＩＣ位置番号
Ｏと当該入力端子番号とをＦＩＦＯ２とＦＩＦＯ２０と
に入力する。
ＦＩＦＯ２に供給されたＩＣ位置番号０はＭＰＸ６’に
経てアドレス信号として８Ｍ７に供給され。
経てアドレス信号として８Ｍ７に供給され。
対応するアドレスに格納されているデータ、すなわち、
被試験論理装置の端子データが読み出されてＲＥＶ４に
供給サレル。ＲＥＶ４ｆＵＦＩＦ’０２から供給される
前記入力端子番号により対応する端子データのビット情
報を反転しＦ ｌｆ ｌにしてＭＰＸ５ｔｌ−介して８
Ｍ７のＩＣ位置番号０に格納する。この動作を前記のデ
ータが変化した入力端子全部について行ない、８Ｍ７の
ＩＣ位置番号０に対応するアドレスに格納されている被
試験論理装置への入力データ出力端きかえる。
被試験論理装置の端子データが読み出されてＲＥＶ４に
供給サレル。ＲＥＶ４ｆＵＦＩＦ’０２から供給される
前記入力端子番号により対応する端子データのビット情
報を反転しＦ ｌｆ ｌにしてＭＰＸ５ｔｌ−介して８
Ｍ７のＩＣ位置番号０に格納する。この動作を前記のデ
ータが変化した入力端子全部について行ない、８Ｍ７の
ＩＣ位置番号０に対応するアドレスに格納されている被
試験論理装置への入力データ出力端きかえる。
一方ＦＩＦＯ２０に供給されたＩＣ位置番号０とデータ
が変化した端子番号はＭＰＸ ２２ ｋ経て０Ｍ２１に
アドレス信号として供給され、データが変化した端子の
接続先のＩＣ位置番号および入力ピン番号が読み出され
ＭＰＸ２３に経てＰＩＦＯ２に供給され前記の被試験論
理装置の端子データの書きかえ更新動作と同様にして前
記接続先の入力ビンデータが書きかえ更新される。更新
されたデータのＦｌは前記のようにＲＥＶ４で“１″と
される。
が変化した端子番号はＭＰＸ ２２ ｋ経て０Ｍ２１に
アドレス信号として供給され、データが変化した端子の
接続先のＩＣ位置番号および入力ピン番号が読み出され
ＭＰＸ２３に経てＰＩＦＯ２に供給され前記の被試験論
理装置の端子データの書きかえ更新動作と同様にして前
記接続先の入力ビンデータが書きかえ更新される。更新
されたデータのＦｌは前記のようにＲＥＶ４で“１″と
される。
これまでの動作を初期設定につづく“レベル０の動作“
と称する。レベル０の動作により被試験論理装置への入
力データ変化によるレベル番号ｌのＩＣの入力データが
確定する。
と称する。レベル０の動作により被試験論理装置への入
力データ変化によるレベル番号ｌのＩＣの入力データが
確定する。
次に１手動で供給される起動信号によ、９ＣＴ几１３け
ＩＣ位置番号１に相当するアドレス信号をＭＰＸ６ｔ−
経て８Ｍ７に供給し、該アドレスに格納されているＩＣ
位置番号１の状態データを読み出しＬＡＴ８に一時格納
する。１．ＡＴＳに格納されているＦｘｆ検出回路１４
で検査し、Ｆｌ〜０であるときはＬＡＴ８に格納されて
いるＩＣ種類および入力ピンデータがＳ ＩＭ９に供給
され、ＩＣ種類情報によυＩＣ位置番号１に相当するＩ
ＣのシミュレーシヨンがＳＩＭ９にょシ行なわれその結
果である出力ピンデータが８１Ｍ９からＬＡＴＩＯに供
給され一時格納される。この出力ビンデータはＲＥＧ３
でＬＡＴ８から供給される入力ビンデータ等と給金され
、Ｆ’ｘｒｏとしてＭＰＸｓを経て８Ｍ７のＩＣ位置番
号ｌの内容全更新する。この際のアドレス信号はＣＴＲ
１３によりＭＰＸ６’ｉ経て与えられる。更に、ＬＡＴ
ＩＯの出力ピンデータはＣ０Ｍ１２に供給され、Ｃ０Ｍ
１２においてＬＡＴ８から供給されるシミュレーション
前の出力ビンデータとビン毎に比較され、データが変化
しているビン位置には論理′１″、変ｒヒしていないビ
ン位置には論理“０“全対応させた出力ビンデータ変化
位置情報を発生し、 ＣＴＲ１３からのＩＣ位置番号と
ともにＦＩＦＯ１５に格納される。例えば、シミュレー
ション前ノ出力ピンデータが０１１０００１０１０″′
でシミュレーション後の出力ビンデータが“１０１１
１１０１００″ｍであれば、出力ピンデータ変化位置情
報は１１０１１１１１１０”となる。
ＩＣ位置番号１に相当するアドレス信号をＭＰＸ６ｔ−
経て８Ｍ７に供給し、該アドレスに格納されているＩＣ
位置番号１の状態データを読み出しＬＡＴ８に一時格納
する。１．ＡＴＳに格納されているＦｘｆ検出回路１４
で検査し、Ｆｌ〜０であるときはＬＡＴ８に格納されて
いるＩＣ種類および入力ピンデータがＳ ＩＭ９に供給
され、ＩＣ種類情報によυＩＣ位置番号１に相当するＩ
ＣのシミュレーシヨンがＳＩＭ９にょシ行なわれその結
果である出力ピンデータが８１Ｍ９からＬＡＴＩＯに供
給され一時格納される。この出力ビンデータはＲＥＧ３
でＬＡＴ８から供給される入力ビンデータ等と給金され
、Ｆ’ｘｒｏとしてＭＰＸｓを経て８Ｍ７のＩＣ位置番
号ｌの内容全更新する。この際のアドレス信号はＣＴＲ
１３によりＭＰＸ６’ｉ経て与えられる。更に、ＬＡＴ
ＩＯの出力ピンデータはＣ０Ｍ１２に供給され、Ｃ０Ｍ
１２においてＬＡＴ８から供給されるシミュレーション
前の出力ビンデータとビン毎に比較され、データが変化
しているビン位置には論理′１″、変ｒヒしていないビ
ン位置には論理“０“全対応させた出力ビンデータ変化
位置情報を発生し、 ＣＴＲ１３からのＩＣ位置番号と
ともにＦＩＦＯ１５に格納される。例えば、シミュレー
ション前ノ出力ピンデータが０１１０００１０１０″′
でシミュレーション後の出力ビンデータが“１０１１
１１０１００″ｍであれば、出力ピンデータ変化位置情
報は１１０１１１１１１０”となる。
Ｃ０Ｍ１２は出力ピンデータ変化位置情報をＰＩＦＯ１
５に供給すると同時に、検出回路１１に前記の比較終了
信号である論理“１″を供給する。今、ＬＡＴ８に格納
されているデータがＦ２〜１であるとしくＦ２＝１の場
合は後述する八〇〇ＭＩ ２から供給される論理“１″
は直ちにＣＴＲＬ３に供給されＣＴＲ１３は次のアドレ
ス信号すなわちＩＣ位置番号２に相当するアドレス信号
を発生し、ＭＰＸ６Ｔｈ経て８Ｍ７に供給しＩｃ位置番
号２のＩＣの各データ全貌み出し前述のＩＣ位置番号１
のＩＣと同様に８ＩＭ９でシミュレーションを行ない出
力ビンデータ全更新するとともに出力ピンデータ変化位
置情報１ＦＩＦ０ １５に格納する。このようにして８
Ｍ７に格納されているレベル番号１のＩＣのＦｌ−１の
各データの出カビ／データ全更新する。かくして、レベ
ル番号１の各ＩＣの出力ピンデータが更新されこのグル
ープに属する最後のＩＣすなわちＩＣ位置番号のもっと
も大きいＩＣ（Ｆ２＝１となっている〕のシミュレーシ
ョンが終って、Ｃ０Ｍ１２から論理“１″が検出回路１
１に供給されると検出回路１１はＬＡＴ ８に格納され
ているデータのＦ２がｌであることをすでに検出してい
るので、 ＣＴＩＩ。
５に供給すると同時に、検出回路１１に前記の比較終了
信号である論理“１″を供給する。今、ＬＡＴ８に格納
されているデータがＦ２〜１であるとしくＦ２＝１の場
合は後述する八〇〇ＭＩ ２から供給される論理“１″
は直ちにＣＴＲＬ３に供給されＣＴＲ１３は次のアドレ
ス信号すなわちＩＣ位置番号２に相当するアドレス信号
を発生し、ＭＰＸ６Ｔｈ経て８Ｍ７に供給しＩｃ位置番
号２のＩＣの各データ全貌み出し前述のＩＣ位置番号１
のＩＣと同様に８ＩＭ９でシミュレーションを行ない出
力ビンデータ全更新するとともに出力ピンデータ変化位
置情報１ＦＩＦ０ １５に格納する。このようにして８
Ｍ７に格納されているレベル番号１のＩＣのＦｌ−１の
各データの出カビ／データ全更新する。かくして、レベ
ル番号１の各ＩＣの出力ピンデータが更新されこのグル
ープに属する最後のＩＣすなわちＩＣ位置番号のもっと
も大きいＩＣ（Ｆ２＝１となっている〕のシミュレーシ
ョンが終って、Ｃ０Ｍ１２から論理“１″が検出回路１
１に供給されると検出回路１１はＬＡＴ ８に格納され
ているデータのＦ２がｌであることをすでに検出してい
るので、 ＣＴＩＩ。
１３への論理“１′″の供給は一定時間遅らされる。
この間に以下に述べるレベル番号ｌのＩＣの出力ビンデ
ータの変化に対応してこれらの接続先の入力ピンデータ
の更新を行う。
ータの変化に対応してこれらの接続先の入力ピンデータ
の更新を行う。
ＰＩＦＯ１５に格納されたＩＣ位置番号と出力ピンデー
タ変化位置情報は、ＭＰＸ１７？経てＬＡＴ１８に一時
格納され、ＥＤＲ１９において出力ビンデータ変化位置
情報中の最初の論理“ｌ“のビット位置を検出し、その
位置情報から変化したデータに対応する出力ビン番号全
発生し、ＩＣ位置番号と出力ビン番号とをデータとして
ＰＩＦＯ２０に格納する。一方、ＬＡＴ１８の出力ピン
データ変化位置情報はＲＥＶ１６に供給され、ＥＤＲ１
９からＲＥＶ１６に供給される出力ビン番号の指定する
位置の情報を反転し、このデータｆＭＰＸ１７を経てＬ
ＡＴ１８に供給して、ＥＤ几１９で前述と同様に変化し
たデータに対応する出力ビン番号を発生し、以下これら
の動作のくりかえしによりＩＣ位置番号ｌの入力データ
変化に対応して出力データが変化した出力ビン番号金丁
ぺて発生し、ＦＩＦＯ２０に格納する。以下、レベル番
号１に属するＩｃＫついて同様の動作がＰＩＦＯ１５に
格納されているデータがなくなるまで行なわれる。
タ変化位置情報は、ＭＰＸ１７？経てＬＡＴ１８に一時
格納され、ＥＤＲ１９において出力ビンデータ変化位置
情報中の最初の論理“ｌ“のビット位置を検出し、その
位置情報から変化したデータに対応する出力ビン番号全
発生し、ＩＣ位置番号と出力ビン番号とをデータとして
ＰＩＦＯ２０に格納する。一方、ＬＡＴ１８の出力ピン
データ変化位置情報はＲＥＶ１６に供給され、ＥＤＲ１
９からＲＥＶ１６に供給される出力ビン番号の指定する
位置の情報を反転し、このデータｆＭＰＸ１７を経てＬ
ＡＴ１８に供給して、ＥＤ几１９で前述と同様に変化し
たデータに対応する出力ビン番号を発生し、以下これら
の動作のくりかえしによりＩＣ位置番号ｌの入力データ
変化に対応して出力データが変化した出力ビン番号金丁
ぺて発生し、ＦＩＦＯ２０に格納する。以下、レベル番
号１に属するＩｃＫついて同様の動作がＰＩＦＯ１５に
格納されているデータがなくなるまで行なわれる。
ＦＩＦ（Ｊ２０に格納されたＩＣ位置番号と出力ビン番
号とは、アドレス信号としてＭＰＸ２２に経て０Ｍ２１
に供給され、０Ｍ２１から当該出力ビンに接続されてい
る他のＩＣのＩＣ位置番号と入力ビン番号と金読みだし
、ＭＰＸ２３に供給する。０Ｍ２１からは２組のデータ
がそれぞれ接続線７５および７６を介してＭＰＸ２３に
供給される。Ｆｓが“００“の場合すなわち接続なしの
ときには、ＦＩＦＯ２０から次のアドレス＝ｉＣＭ２１
に供給し Ｆ ３が“０１′″のときすなわち接続先が
１つのときにはＭＰＸ２３は接続線７５と７７とを接続
しＩＣ位置番号と入力ピン番号とをＦＩＦＯ２に供給し
、Ｆｓが“１０“のときすなわち接続先が２つのときに
はＭＰＸ２３は接続線７５と７７とを接続して第１の組
のＩＣ位置番号と入力ビン番号と１ＦＩＦ０２に供給し
、ついで接続線７６と７７とを接続して第２の組のＩＣ
位置番号と入力ビン番号とｔ″ＦＩＦＯ２に供給し。
号とは、アドレス信号としてＭＰＸ２２に経て０Ｍ２１
に供給され、０Ｍ２１から当該出力ビンに接続されてい
る他のＩＣのＩＣ位置番号と入力ビン番号と金読みだし
、ＭＰＸ２３に供給する。０Ｍ２１からは２組のデータ
がそれぞれ接続線７５および７６を介してＭＰＸ２３に
供給される。Ｆｓが“００“の場合すなわち接続なしの
ときには、ＦＩＦＯ２０から次のアドレス＝ｉＣＭ２１
に供給し Ｆ ３が“０１′″のときすなわち接続先が
１つのときにはＭＰＸ２３は接続線７５と７７とを接続
しＩＣ位置番号と入力ピン番号とをＦＩＦＯ２に供給し
、Ｆｓが“１０“のときすなわち接続先が２つのときに
はＭＰＸ２３は接続線７５と７７とを接続して第１の組
のＩＣ位置番号と入力ビン番号と１ＦＩＦ０２に供給し
、ついで接続線７６と７７とを接続して第２の組のＩＣ
位置番号と入力ビン番号とｔ″ＦＩＦＯ２に供給し。
Ｆｓが°１１″のときすなわち読出したデータが１つの
接続先とネクストアドレスポインタのときには、ＭＰＸ
２３は接続線７５と７７とを接続してＩＣ位置番号と入
力ビン番号と’ＴｈＦＩＦ０２に供給し、ついで、ＭＰ
Ｘ２２により接続線７６と７４とを接続してネクストア
ドレスポインタラＣＭ２１に供給して引続き接続先デー
タを読み出す。
接続先とネクストアドレスポインタのときには、ＭＰＸ
２３は接続線７５と７７とを接続してＩＣ位置番号と入
力ビン番号と’ＴｈＦＩＦ０２に供給し、ついで、ＭＰ
Ｘ２２により接続線７６と７４とを接続してネクストア
ドレスポインタラＣＭ２１に供給して引続き接続先デー
タを読み出す。
以下、レベル番号ｌに属するＩＣについて同様の動作が
ＦＩＦＯ２０に格納されているデータがなくなるまで行
なわれる。
ＦＩＦＯ２０に格納されているデータがなくなるまで行
なわれる。
ＦＩＦＯ２に格納されたＩＣ位置番号はＭＰＸＧを経て
アドレス信号として８Ｍ７に供給され、８Ｍ７の指定さ
れたアドレスに格納されている当該ＩＣの入力ビンデー
タが読み出されて几ＥＶ４に供給され、ＲＥＶ４におい
てＦＩＦＯ２から供給される入力ビン番号の指定する位
置の情報を反転してＦｌを１とし、ＭＰＸＳを経て８Ｍ
７に供給され、当該ＩＣの入力ビンデータを更新する。
アドレス信号として８Ｍ７に供給され、８Ｍ７の指定さ
れたアドレスに格納されている当該ＩＣの入力ビンデー
タが読み出されて几ＥＶ４に供給され、ＲＥＶ４におい
てＦＩＦＯ２から供給される入力ビン番号の指定する位
置の情報を反転してＦｌを１とし、ＭＰＸＳを経て８Ｍ
７に供給され、当該ＩＣの入力ビンデータを更新する。
以下、ＦＩＦＯ２に格納されているデータがなくなるま
で上記動作をくりかえし、レベル番号ｌのグループに属
するＩＣのデータの変化した出力ビンの丁ぺての接続先
のデータ金更新する。
で上記動作をくりかえし、レベル番号ｌのグループに属
するＩＣのデータの変化した出力ビンの丁ぺての接続先
のデータ金更新する。
これまでの動作を“レベルＯの動作“につづく“レベル
１の動作“と称丁。“レベル１の動作°。
１の動作“と称丁。“レベル１の動作°。
によりレベル番号ｌのグループに属するすべてのＩＣの
シミュレーションが行なわれ８Ｍ７にある当該ＩＣの出
力ビンデータが更新され、更に０Ｍ２１から得られる接
続先情報により接続先の入力ビンデータも更新される。
シミュレーションが行なわれ８Ｍ７にある当該ＩＣの出
力ビンデータが更新され、更に０Ｍ２１から得られる接
続先情報により接続先の入力ビンデータも更新される。
レベル番号１のグループの最後のＩＣに対するＣ０Ｍ１
２からの論理“１″の供給をうけてから上述の“レベル
１の動作“が完了するに十分な一定時間経過後、検出回
路ＩＩは論理“１”１ＣＴＲ１３に供給して次のＩＣ位
置番号（レベル番号２のグループに属するＩＣ）に相当
するアドレス゛信号２ＭＰＸ６を経て８Ｍ７に供給する
。以下。
２からの論理“１″の供給をうけてから上述の“レベル
１の動作“が完了するに十分な一定時間経過後、検出回
路ＩＩは論理“１”１ＣＴＲ１３に供給して次のＩＣ位
置番号（レベル番号２のグループに属するＩＣ）に相当
するアドレス゛信号２ＭＰＸ６を経て８Ｍ７に供給する
。以下。
レベル番号１のグループに対し行われた上述の“レベル
ｌの動作“と同様の動作が１今度はレベル番号２のグル
ープに対して行なわれる。これが“レベル２の動作０で
ある。
ｌの動作“と同様の動作が１今度はレベル番号２のグル
ープに対して行なわれる。これが“レベル２の動作０で
ある。
このよりにして、レベル２からレベルｌの動作が行なわ
れ最後のレベルｌの動作の終了時には。
れ最後のレベルｌの動作の終了時には。
被試験論理装置への入力信号変化に対しすべてのＩＣの
シミュレーションが行なわれ、その結果が８Ｍ７に格納
され、被試験論理装置の大田カデータは８Ｍ７のＩＣ位
置番号Ｏに相当するアドレスに格納される。また、検出
回路１１からの最後の論理“工“の供給金うけたＣＴＲ
Ｉ ３は論理“１“の計数値があらかじめ設定したｎ（
前述の被試験論理装置に使用されているＩＣの個数９に
達するので初期設定され次のシミュレーションに備える
こととなる。
シミュレーションが行なわれ、その結果が８Ｍ７に格納
され、被試験論理装置の大田カデータは８Ｍ７のＩＣ位
置番号Ｏに相当するアドレスに格納される。また、検出
回路１１からの最後の論理“工“の供給金うけたＣＴＲ
Ｉ ３は論理“１“の計数値があらかじめ設定したｎ（
前述の被試験論理装置に使用されているＩＣの個数９に
達するので初期設定され次のシミュレーションに備える
こととなる。
以上の説明は、被試験論理装置の入力データの変化に対
するシミュレーションであるが、試験等のため、被試験
論理装置のあるＩＣの入力ビンデータま九は出力ビンデ
ータのみ？変化させた場合のシミュレーションを行いた
い場合があるが、このときには本実施例では入力ピンデ
ータ変ｆヒに対してはＦＩＦＯ２に、当該ＩＣ位置番号
と入力ピン番号とを入力してやればよく、出力ピンデー
タ変化に対してはＦＩＦＯ２０に当該ＩＣ位置番号と出
力ピン番号と金入力してシミュレーション全行えばよい
。この場合にはピンデータの変化のないものについては
Ｆ１＝０であるのでデータ１ＬＡＴ８に一時格納したと
きに検出回路１４によシＦｔ＝Ｏｉ検出して比較終了信
号を発生して検査回路１１に供給するとともに８ＩＭ９
にも供給してＳＩＭ９の当該ＩＣ位置番号のＩＣに対す
るシミュレーション全停止させる。このようにしてＦｌ
−０のＩＣに対してはシミュレーションを行なうことな
く検査回路１１．ＣＴＲＬ３’に介して新たなアドレス
信号を発して次のシミュレーション動作に移行し時間の
短縮を図っている。
するシミュレーションであるが、試験等のため、被試験
論理装置のあるＩＣの入力ビンデータま九は出力ビンデ
ータのみ？変化させた場合のシミュレーションを行いた
い場合があるが、このときには本実施例では入力ピンデ
ータ変ｆヒに対してはＦＩＦＯ２に、当該ＩＣ位置番号
と入力ピン番号とを入力してやればよく、出力ピンデー
タ変化に対してはＦＩＦＯ２０に当該ＩＣ位置番号と出
力ピン番号と金入力してシミュレーション全行えばよい
。この場合にはピンデータの変化のないものについては
Ｆ１＝０であるのでデータ１ＬＡＴ８に一時格納したと
きに検出回路１４によシＦｔ＝Ｏｉ検出して比較終了信
号を発生して検査回路１１に供給するとともに８ＩＭ９
にも供給してＳＩＭ９の当該ＩＣ位置番号のＩＣに対す
るシミュレーション全停止させる。このようにしてＦｌ
−０のＩＣに対してはシミュレーションを行なうことな
く検査回路１１．ＣＴＲＬ３’に介して新たなアドレス
信号を発して次のシミュレーション動作に移行し時間の
短縮を図っている。
前述のレベルｋ （ｋ−１，ｌ ）の動作は次の４つの
動作から構成される。第１の動作は８Ｍ７から入力ピン
データ？読み出して８１Ｍ９でシミュレーションを行な
い８Ｍ７にある自己の出力ピンデータを更新すると共に
出力ピンデータ変化位置情報を作成する動作、第２の動
作は出力ピンデータ変化位置情報から出力ビン番号を作
成する動作。
動作から構成される。第１の動作は８Ｍ７から入力ピン
データ？読み出して８１Ｍ９でシミュレーションを行な
い８Ｍ７にある自己の出力ピンデータを更新すると共に
出力ピンデータ変化位置情報を作成する動作、第２の動
作は出力ピンデータ変化位置情報から出力ビン番号を作
成する動作。
第３の動作は出力ビン番号からその接続先入力ピン番号
’ｉｃＭ２１から読み出す動作、第４の動作は入力ピン
番号から対応する入力ピンデータを更新する動作である
。
’ｉｃＭ２１から読み出す動作、第４の動作は入力ピン
番号から対応する入力ピンデータを更新する動作である
。
本実施例ではこれらの上記４つの動作が並行して同時動
作が行なわれている。すなわち、多少の時間のずれはあ
るが１例えば、ある時点全身えると第１の動作がＩＣ位
置番番号のＩＣに対して、第２の動作がＩＣ位置番号（
ｐ−１）のＩＣに対して、第３の動作がＩＣ位置番号（
ｐ−２）のｌＣに対して、第４の動作がＩＣ位置番号（
１）−３）のＩＣに対しておこなわれておシそれらの動
作の緩衝用としてＦＩＦＯ２，８Ｍ７．ＦＩＦＯ１５お
よびＦＩＦＯ２０がある。いわゆるバイブジイン処理が
行なわれている。このためシリアルな処理を行なう論理
シミュレータに比し１／４程度の処理時間の短縮ができ
る。
作が行なわれている。すなわち、多少の時間のずれはあ
るが１例えば、ある時点全身えると第１の動作がＩＣ位
置番番号のＩＣに対して、第２の動作がＩＣ位置番号（
ｐ−１）のＩＣに対して、第３の動作がＩＣ位置番号（
ｐ−２）のｌＣに対して、第４の動作がＩＣ位置番号（
１）−３）のＩＣに対しておこなわれておシそれらの動
作の緩衝用としてＦＩＦＯ２，８Ｍ７．ＦＩＦＯ１５お
よびＦＩＦＯ２０がある。いわゆるバイブジイン処理が
行なわれている。このためシリアルな処理を行なう論理
シミュレータに比し１／４程度の処理時間の短縮ができ
る。
同一レベル番号に属するＩＣのシミュレーションは上述
のようにバイブライン処理によシ行なわれ、さらに次の
レベル番号に属するＩＣのシミュレーションに移るには
上述のＦ２の検出？行ない、次のレベル番号に属するＩ
Ｃの入力データ全確定させてからシミュレーション動作
を行っているので入力データの不確定による誤シミュレ
ーションは発生しない。
のようにバイブライン処理によシ行なわれ、さらに次の
レベル番号に属するＩＣのシミュレーションに移るには
上述のＦ２の検出？行ない、次のレベル番号に属するＩ
Ｃの入力データ全確定させてからシミュレーション動作
を行っているので入力データの不確定による誤シミュレ
ーションは発生しない。
本実施例では、論理構成単位としてＩＣｆｆ１例に説明
したが本発明はこれに限るものではなく、被試験論理装
置を複数のＩＣｉ含むいくつかの論理ブロックに分割し
て本発明を適用することもできるし１またカスタムＬＳ
Ｉのごとき被試験論理装置の場合にはカスタムＬＳＩな
る１つのＩＣを複数の論理ブロックに分割して本発明を
適用することもできる。
したが本発明はこれに限るものではなく、被試験論理装
置を複数のＩＣｉ含むいくつかの論理ブロックに分割し
て本発明を適用することもできるし１またカスタムＬＳ
Ｉのごとき被試験論理装置の場合にはカスタムＬＳＩな
る１つのＩＣを複数の論理ブロックに分割して本発明を
適用することもできる。
本実施例ではＩＣの属するレベル番号を当該ＩＣへの入
力信号の経由してきたＩＣの個数の中の最大値としたが
本発明はこれに限るものではなく。
力信号の経由してきたＩＣの個数の中の最大値としたが
本発明はこれに限るものではなく。
当該ＩＣのシミュレーションは当該ＩＣの全入力信号が
確定してから当該ＩＣの出力信号の行先のＩＣのいずれ
か一つのＩＣの全入力信号が確定するまでの時間の最小
時間までの間で行なえばよい。
確定してから当該ＩＣの出力信号の行先のＩＣのいずれ
か一つのＩＣの全入力信号が確定するまでの時間の最小
時間までの間で行なえばよい。
すなわち、ＩＣのレベル番号は当該ＩＣへの入力信号の
経由してきたＩＣの個数の中の最大値以上で、当該ＩＣ
の出力信号の行先のそれぞれのＩＣの入力信号が経由し
てきたＩＣの個数の中の最大値の中の最小値以下の数で
あればよい。これ？利用して同一レベル番号に属するＩ
Ｃの数の均等化を行なうことができる。
経由してきたＩＣの個数の中の最大値以上で、当該ＩＣ
の出力信号の行先のそれぞれのＩＣの入力信号が経由し
てきたＩＣの個数の中の最大値の中の最小値以下の数で
あればよい。これ？利用して同一レベル番号に属するＩ
Ｃの数の均等化を行なうことができる。
以上のように本発明には被試験論理装置を複数の論理ブ
ロックに分割し各論理ブロックの入力信号の確定または
出力信号の確定に対応して各論理ブロック全動作順に分
類し各分類内の論理ブロックのシミュレーションはバイ
ブライン処理を行ない各分類は動作順にシリアルな処理
全行なうことによりシミュレーション時間を著しく短縮
することができるという効果がある。
ロックに分割し各論理ブロックの入力信号の確定または
出力信号の確定に対応して各論理ブロック全動作順に分
類し各分類内の論理ブロックのシミュレーションはバイ
ブライン処理を行ない各分類は動作順にシリアルな処理
全行なうことによりシミュレーション時間を著しく短縮
することができるという効果がある。
第１図は論理装置の一例のブロック図および第２図は本
発明の一実施例のブロック図である。 図において１±、５． ６． １７．２２． ２３・・
パ°切替回路（ＭＰＸ）、２，１５．２０・・・・・・
先入り先出しバッファ（ＦＩＦＯ）、３・・・・・・レ
ジスタ（ＫＥＧ）、４ 、 １６−−−−・−反転回路
（ＲＥ Ｖ ）、７・・・・・・状態メモリ（ＳＭ）、
８，１０．１８・・・・・・ラッチ回路（ＬＡＴ）、９
・・・・・・ＩＣシミュレータ（ＳＩＭ）、１１．１４
・・・・・・検出回路、１２・・・・・・比較回路（Ｃ
ＯＭ）、１３・・・・・・アドレス信号発生回路（ＣＴ
几）、１９・・・・・・ピン情報発生回路（ＥＤｇハ
２１・・・・・・接続メモ！７（ＣＭハ １００〜８０
０°”−−−−ＩＣ，１宰中中・・・・・・論理装置。 第２図
発明の一実施例のブロック図である。 図において１±、５． ６． １７．２２． ２３・・
パ°切替回路（ＭＰＸ）、２，１５．２０・・・・・・
先入り先出しバッファ（ＦＩＦＯ）、３・・・・・・レ
ジスタ（ＫＥＧ）、４ 、 １６−−−−・−反転回路
（ＲＥ Ｖ ）、７・・・・・・状態メモリ（ＳＭ）、
８，１０．１８・・・・・・ラッチ回路（ＬＡＴ）、９
・・・・・・ＩＣシミュレータ（ＳＩＭ）、１１．１４
・・・・・・検出回路、１２・・・・・・比較回路（Ｃ
ＯＭ）、１３・・・・・・アドレス信号発生回路（ＣＴ
几）、１９・・・・・・ピン情報発生回路（ＥＤｇハ
２１・・・・・・接続メモ！７（ＣＭハ １００〜８０
０°”−−−−ＩＣ，１宰中中・・・・・・論理装置。 第２図
Claims (4)
- （１）それぞれ予め定めたレベル番号が与えられ該番号
により分類される複数の論理ブロックから構成される装
置 う論理シミュレータにおいて、 前記各論理ブロックに設けられた少なくとも１つの入力
端子および出力端子における論理状態値と論理ブロック
の種類情報とを記憶する第１の記憶手段と、 前記第１の記憶手段に格納している前記論理ブロックの
入力端子における論理状態値変化に対応して該論理ブロ
ックの出力端子における論理状態値を変更する必要を表
示するフラグを前記第一の記憶手段に格納している該論
理ブロックの論理状態値に付加するフラグ付加手段と。 後記指定信号により指定された論理ブロックの入力端子
における論理状態値および論理ブロックの種類情報とを
前記第１の記憶手段から読み出し該論理ブロックの種類
情報の指定する論理演算をシミュレートしこれに応答し
て該論理ブロックの出力端子における論理状態値を出力
し後記フラグ検出手段からの第２の信号の供給をうけた
ときにはシミュレーションを行なわない個別論理ブロッ
クシミュレーション手段と。 前記個別論理ブロックシミュレーション手段から供給さ
れる前記指定された論理ブロックの出力端子における論
理状態値と第１の記憶手段に記憶されている前記指定さ
れた論理ブロックの出力端子における論理状態値とを比
較して第１の信号を発生するとともに論理状態値が変化
した前記指定された論理ブロックの出力端子の端子番号
全発生する出力論理状態値変化端子番号発生手段と。 前記個別論理ブロックシミュレーション手段から供給さ
れる前記指定された論理ブロックの出力端子における論
理状態値によシ第１の記憶手段の前記指定された論理ブ
ロックの出力端子における論理状態値全更新する第１の
更新手段と、 前記各論理ブロック間の接続情報を記憶する第２の記憶
手段と。 前記端子番号発生手段から供給される前記指定された論
理ブロックの出力端子番号により該出力端子番号に対応
する端子の接続先の論理ブロックの入力端子番号を前記
第２の記憶手段から読み出す接続先読出し手段と、 前記接続先読出し手段から供給される前記接続先の論理
ブロックの入力端子番号により第１の記憶手段の前記接
続先の論理ブロックの対応する入力端子における論理状
態値を更新する第２の更新手段と。 前記第１の記憶手段から読み出された前記指前記第１の
信号または第２の信号の供給をうけ予め定めた論理ブロ
ックに対応する前記第１の信号または第２の信号を検出
し九ときにのみ前記第１の信号または第２の信号を所定
の時間遅延せしめその他のときには単に通過せしめる検
出遅延手段と、 外部または前記検出遅延手段から供給される第１または
第２の信号により前記第１の記憶手段から論理状態値？
読みだすべき論理ブロックを指定する指定信号を前記レ
ベル番号順に発生するアドレス発生手段とを含むことを
特徴とする論理シミュレータ。 - （２）各論理ブロックに与えられるレベル番号が。 該当論理ブロックの各入力端子に到来する各入力信号が
各々経由してきた前記論理ブロックの個数（経由数）の
うちの最大のもの（最大経由数）以上であシかつ該当論
理プロ・ンクからの各出力信号が供給される各論理ブロ
ックの各最大経由数のうちの最小のもの以下であること
を特徴とする特許請求の範囲第（１）項記載の論理シミ
ュレータ。 - （３）各論理ブロックに固有の番号（論理ブロック番号
〕を付し論理ブロック番号と核論理ブロックの出力端子
の端子番号とをアドレス信号とし該アドレス信号が示す
アドレスに核論理ブロックの出力端子の接続先の論理ブ
ロックの論理ブロック番号と入力部÷番号または接続先
のアドレスを示すポインタ金格納する第２の記憶手段を
含むことを特徴とする特許請求の範囲第（１）または第
（２）項記載の論理シミュレータ。 - （４） 各論理ブロックに固有の番号（論理ブロック
番号）を付し論理ブロック番号をアドレス信号とし該ア
ドレス信号が示すアドレスに該論理ブロックの論理状態
値と該論理ブロックの種類情報とを記憶する第１の記憶
手段と、 更新すべき論理ブロックの論理状態値を前記論理ブロッ
ク番号によシ第１の記憶手段から読み出し論理状態値を
更新すべき入力端子の端子番号によシ該端子に対応する
情報を設定し更新された論理状態値を第１の記憶手段に
書き込む第２の更新手段と金含むことを特徴とする特許
請求の範囲第（１）または第（２）または第（３）項記
載の論理シミュレータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121600A JPS5911459A (ja) | 1982-07-13 | 1982-07-13 | 論理シミユレ−タ |
| DE8383106834T DE3376592D1 (en) | 1982-07-13 | 1983-07-12 | Logic simulator operable on level basis and on logic block basis on each level |
| EP83106834A EP0099114B1 (en) | 1982-07-13 | 1983-07-12 | Logic simulator operable on level basis and on logic block basis on each level |
| US06/826,660 US4725975A (en) | 1982-07-13 | 1986-02-06 | Logic simulator operable on level basis and on logic block basis on each level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121600A JPS5911459A (ja) | 1982-07-13 | 1982-07-13 | 論理シミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911459A true JPS5911459A (ja) | 1984-01-21 |
| JPS6229825B2 JPS6229825B2 (ja) | 1987-06-29 |
Family
ID=14815264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121600A Granted JPS5911459A (ja) | 1982-07-13 | 1982-07-13 | 論理シミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911459A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307356B1 (en) | 1998-06-18 | 2001-10-23 | Linear Technology Corporation | Voltage mode feedback burst mode circuit |
-
1982
- 1982-07-13 JP JP57121600A patent/JPS5911459A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307356B1 (en) | 1998-06-18 | 2001-10-23 | Linear Technology Corporation | Voltage mode feedback burst mode circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6229825B2 (ja) | 1987-06-29 |
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