JPH11161397A - システムの特性を証明する方法及び装置 - Google Patents
システムの特性を証明する方法及び装置Info
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- JPH11161397A JPH11161397A JP10275399A JP27539998A JPH11161397A JP H11161397 A JPH11161397 A JP H11161397A JP 10275399 A JP10275399 A JP 10275399A JP 27539998 A JP27539998 A JP 27539998A JP H11161397 A JPH11161397 A JP H11161397A
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- binary decision
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3323—Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking
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- General Physics & Mathematics (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
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Abstract
(57)【要約】
【課題】
【解決手段】 本発明は、節から到達できる葉に標識付
けする関数の集合が、節に標識付けする変数に依存する
関数の集合に対応するように、節がシステムの変数で標
識付けされるようなグラフの節の上に２進決定線図の変
数を配置し、深さを最初にする方法でグラフを移動する
ことにより、選択した順序で標識のリストを作成し、２
進決定線図における変数を取捨する順序を選択する方法
である。
けする関数の集合が、節に標識付けする変数に依存する
関数の集合に対応するように、節がシステムの変数で標
識付けされるようなグラフの節の上に２進決定線図の変
数を配置し、深さを最初にする方法でグラフを移動する
ことにより、選択した順序で標識のリストを作成し、２
進決定線図における変数を取捨する順序を選択する方法
である。
Description
【０００１】
【発明の属する技術分野】本発明は、ハードウェアシス
テムにおける表現の複雑さを低減する方法及び装置に関
する。
テムにおける表現の複雑さを低減する方法及び装置に関
する。
【０００２】
【従来の技術】システムの特性の合成及び提供における
第１の段階は、システム入力と、状態ビットにより表現
されるシステム状態と、内部信号との関数としてシステ
ム出力の値を決定する関数の第１の下位集合と、システ
ム入力と、状態ビットにより表現されるシステム状態
と、内部信号との関数として状態ビットの値を次のクロ
ックサイクルで決定する関数の第２の下位集合と、シス
テム入力と、システム状態と、内部信号との関数として
内部信号の値を決定する関数の第３の下位集合と、を含
む関数の集合として、システムが表現されるような編集
プロセスである。
第１の段階は、システム入力と、状態ビットにより表現
されるシステム状態と、内部信号との関数としてシステ
ム出力の値を決定する関数の第１の下位集合と、システ
ム入力と、状態ビットにより表現されるシステム状態
と、内部信号との関数として状態ビットの値を次のクロ
ックサイクルで決定する関数の第２の下位集合と、シス
テム入力と、システム状態と、内部信号との関数として
内部信号の値を決定する関数の第３の下位集合と、を含
む関数の集合として、システムが表現されるような編集
プロセスである。
【０００３】形式的証明を可能とし又は促進するため
に、内部信号を参照する関数で内部信号を置き換えるこ
とにより、内部信号をシステムモデルから消去すること
ができる。この置き換え中に、モデルの表現が極めて大
きくなることがある。これが起こるとすると、表現のサ
イズの爆発を検出すること、及び、サイズの縮小を要求
するために表現を再構成する間の置き換えプロセスを中
断することが可能である。
に、内部信号を参照する関数で内部信号を置き換えるこ
とにより、内部信号をシステムモデルから消去すること
ができる。この置き換え中に、モデルの表現が極めて大
きくなることがある。これが起こるとすると、表現のサ
イズの爆発を検出すること、及び、サイズの縮小を要求
するために表現を再構成する間の置き換えプロセスを中
断することが可能である。
【０００４】典型的には、編集プロセスにおいては、シ
ステムモデルにおける信号間の静的関係は動的再構成動
作により破壊され得る。これが、後の置き換えプロセス
中の更なる爆発を招くことがある。
ステムモデルにおける信号間の静的関係は動的再構成動
作により破壊され得る。これが、後の置き換えプロセス
中の更なる爆発を招くことがある。
【０００５】動的再構成プロセス中に静的関係を考慮に
入れると有利なことがある。
入れると有利なことがある。
【０００６】関数及び内部信号を表現する１つの技術
は、２進決定線図（ＢＤＤ：Binary Decision Diagra
m）の使用によるものである。２進決定線図は、関数を
実現するために必要な情報を含むデジタル関数の表現で
ある。その線図は樹形構造であり、根と複数の節を有す
る。根はデジタル関数を表現し、節は変数により標識付
けされる。各節は２つの分岐を有する。一方は節に標識
付けする変数は１であるという主張を表現し、他方は節
に標識付けする変数は０であるという主張を表現する。
ＢＤＤでは、「順序付け」はグラフの移動中に出合う変
数名の順序に関係する。より良い順序付けの結果、グラ
フ中の節の数が減少する。
は、２進決定線図（ＢＤＤ：Binary Decision Diagra
m）の使用によるものである。２進決定線図は、関数を
実現するために必要な情報を含むデジタル関数の表現で
ある。その線図は樹形構造であり、根と複数の節を有す
る。根はデジタル関数を表現し、節は変数により標識付
けされる。各節は２つの分岐を有する。一方は節に標識
付けする変数は１であるという主張を表現し、他方は節
に標識付けする変数は０であるという主張を表現する。
ＢＤＤでは、「順序付け」はグラフの移動中に出合う変
数名の順序に関係する。より良い順序付けの結果、グラ
フ中の節の数が減少する。
【０００７】
【発明の概要】本発明の第１の観点によれば、節から到
達できる葉に標識付けする関数の集合が、節に標識付け
する変数に依存する関数の集合に対応するように、節が
システムの変数で標識付けされるようなグラフの節の上
に２進決定線図の変数を配置することと、深さを最初に
する方法でグラフを移動することにより、前記選択した
順序で前記標識のリストを作成することと、を備えてい
ることを特徴とする２進決定線図における変数を取捨す
る順序を選択する方法が得られる。
達できる葉に標識付けする関数の集合が、節に標識付け
する変数に依存する関数の集合に対応するように、節が
システムの変数で標識付けされるようなグラフの節の上
に２進決定線図の変数を配置することと、深さを最初に
する方法でグラフを移動することにより、前記選択した
順序で前記標識のリストを作成することと、を備えてい
ることを特徴とする２進決定線図における変数を取捨す
る順序を選択する方法が得られる。
【０００８】本発明の第２の観点によれば、２進決定線
図の変数を表現するビットを記憶する第１の記憶装置を
備え、第２の記憶装置及びプロセッサ手段であって、節
から到達できる葉に標識付けする関数の集合が、節に標
識付けする変数に依存する関数の集合に対応するよう
に、節がシステムの変数で標識付けされるようなグラフ
の節の表現で前記２進決定線図の前記変数を配置する前
記プロセッサ手段と、前記プロセッサ手段が前記標識の
リストを前記選択した順序で前記第２の記憶装置へ出力
するように、深さを最初にする方法でグラフを移動する
手段と、を備えていることを特徴とする２進決定線図に
おける変数を取捨する順序を選択する装置が得られる。
図の変数を表現するビットを記憶する第１の記憶装置を
備え、第２の記憶装置及びプロセッサ手段であって、節
から到達できる葉に標識付けする関数の集合が、節に標
識付けする変数に依存する関数の集合に対応するよう
に、節がシステムの変数で標識付けされるようなグラフ
の節の表現で前記２進決定線図の前記変数を配置する前
記プロセッサ手段と、前記プロセッサ手段が前記標識の
リストを前記選択した順序で前記第２の記憶装置へ出力
するように、深さを最初にする方法でグラフを移動する
手段と、を備えていることを特徴とする２進決定線図に
おける変数を取捨する順序を選択する装置が得られる。
【０００９】本発明の第３の観点によれば、節から到達
できる葉に標識付けする関数の集合が、節に標識付けす
る変数に依存する関数の集合に対応するように、節がシ
ステムの変数で標識付けされるようなグラフの節の上に
２進決定線図の変数を配置することと、深さを最初にす
る方法でグラフを移動することにより、選択した順序で
前記標識のリストを作成することと、前記選択された順
序を用いて、各変数の取捨を制御することと、を備えて
いることを特徴とするハードウェアシステムを表現する
２進決定線図を再構成する方法が得られる。
できる葉に標識付けする関数の集合が、節に標識付けす
る変数に依存する関数の集合に対応するように、節がシ
ステムの変数で標識付けされるようなグラフの節の上に
２進決定線図の変数を配置することと、深さを最初にす
る方法でグラフを移動することにより、選択した順序で
前記標識のリストを作成することと、前記選択された順
序を用いて、各変数の取捨を制御することと、を備えて
いることを特徴とするハードウェアシステムを表現する
２進決定線図を再構成する方法が得られる。
【００１０】前記変数を最も深い最良の場所に１つずつ
取捨することが好ましい。前記変数を最も深い最良の場
所に１つずつ前記選択した順序で取捨し、それに続いて
最も浅い最良の場所に逆の順序で取捨すると有利であ
る。
取捨することが好ましい。前記変数を最も深い最良の場
所に１つずつ前記選択した順序で取捨し、それに続いて
最も浅い最良の場所に逆の順序で取捨すると有利であ
る。
【００１１】本発明の第４の観点によれば、関数の集合
を表現するビットを、変数により標識付けされた複数の
節を有する２進決定線図として記憶する記憶手段と、前
記２進決定線図の節の数を検出し、その検出に応じて、
節から到達できる葉に標識付けする関数の集合が、節に
標識付けする変数に依存する関数の集合に対応するよう
に、節がシステムの変数で標識付けされるようなグラフ
の節の上に２進決定線図の変数を配置し、深さを最初に
する方法でグラフを移動して、選択した順序で標識のリ
ストを作成し、前記選択した順序を用いて、前記２進決
定線図の変数の取捨を制御するプロセッサ手段とを備
え、前記取捨された２進決定線図は前記プロセッサ手段
により前記記憶装置に書込まれることを特徴とする２進
決定線図を再構成する装置が得られる。
を表現するビットを、変数により標識付けされた複数の
節を有する２進決定線図として記憶する記憶手段と、前
記２進決定線図の節の数を検出し、その検出に応じて、
節から到達できる葉に標識付けする関数の集合が、節に
標識付けする変数に依存する関数の集合に対応するよう
に、節がシステムの変数で標識付けされるようなグラフ
の節の上に２進決定線図の変数を配置し、深さを最初に
する方法でグラフを移動して、選択した順序で標識のリ
ストを作成し、前記選択した順序を用いて、前記２進決
定線図の変数の取捨を制御するプロセッサ手段とを備
え、前記取捨された２進決定線図は前記プロセッサ手段
により前記記憶装置に書込まれることを特徴とする２進
決定線図を再構成する装置が得られる。
【００１２】本発明の第５の観点によれば、変数により
標識付けされた複数の節を有する２進決定線図としてハ
ードウェアシステムを表現することと、内部信号の変数
を決定する関数を置き換えることと、節から到達できる
葉に標識付けする関数の集合が、節に標識付けする変数
に依存する関数の集合に対応するように、節がシステム
の変数で標識付けされるようなグラフの節の上に２進決
定線図の変数を配置することと、深さを最初にする方法
でグラフを移動することにより、選択した順序で前記標
識のリストを作成することと、前記選択された順序を用
いて、各変数の取捨を制御することと、を備えているこ
とを特徴とするハードウェアシステムの特性を表現する
２進決定線図を証明する方法が得られる。
標識付けされた複数の節を有する２進決定線図としてハ
ードウェアシステムを表現することと、内部信号の変数
を決定する関数を置き換えることと、節から到達できる
葉に標識付けする関数の集合が、節に標識付けする変数
に依存する関数の集合に対応するように、節がシステム
の変数で標識付けされるようなグラフの節の上に２進決
定線図の変数を配置することと、深さを最初にする方法
でグラフを移動することにより、選択した順序で前記標
識のリストを作成することと、前記選択された順序を用
いて、各変数の取捨を制御することと、を備えているこ
とを特徴とするハードウェアシステムの特性を表現する
２進決定線図を証明する方法が得られる。
【００１３】本発明の第６の観点によれば、ハードウェ
アシステムを表現する関数の集合を表現するビットを、
変数により標識付けされた複数の節を有する２進決定線
図として記憶する記憶手段と、内部信号の値を決定する
関数を、前記システムを表現する関数の集合に置き換
え、前記２進決定線図の節の数の増加を検出し、その検
出に応じて、節から到達できる葉に標識付けする関数の
集合が、節に標識付けする変数に依存する関数の集合に
対応するように、節がシステムの変数で標識付けされる
ようなグラフの節の上に２進決定線図の変数を配置し、
深さを最初にする方法でグラフを移動して、前記選択し
た順序で標識のリストを作成し、前記選択した順序を用
いて、前記２進決定線図の変数の取捨を制御するプロセ
ッサ手段と、第２の記憶装置とを備え、前記取捨された
２進決定線図は前記プロセッサ手段により前記第２の記
憶装置に書込まれることを特徴とするハードウェアシス
テムの特性を証明する装置が得られる。
アシステムを表現する関数の集合を表現するビットを、
変数により標識付けされた複数の節を有する２進決定線
図として記憶する記憶手段と、内部信号の値を決定する
関数を、前記システムを表現する関数の集合に置き換
え、前記２進決定線図の節の数の増加を検出し、その検
出に応じて、節から到達できる葉に標識付けする関数の
集合が、節に標識付けする変数に依存する関数の集合に
対応するように、節がシステムの変数で標識付けされる
ようなグラフの節の上に２進決定線図の変数を配置し、
深さを最初にする方法でグラフを移動して、前記選択し
た順序で標識のリストを作成し、前記選択した順序を用
いて、前記２進決定線図の変数の取捨を制御するプロセ
ッサ手段と、第２の記憶装置とを備え、前記取捨された
２進決定線図は前記プロセッサ手段により前記第２の記
憶装置に書込まれることを特徴とするハードウェアシス
テムの特性を証明する装置が得られる。
【００１４】前記数は、節の元の数から得たしきい値で
あることが好ましい。
あることが好ましい。
【００１５】又は、前記節の数は、予め決定された変数
に分岐する節の数である。
に分岐する節の数である。
【００１６】又は、前記数は、絶対数である。
【００１７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施例について説明する。
の実施例について説明する。
【００１８】図１は、関数 ｆ＝ｘ ＯＲ ｙ についての２進決定線図を示している。
【００１９】図２は、マルチプレクサの論理回路図であ
る。
る。
【００２０】図３は、等式 ｂi＝ＮＯＴ（ａi ＡＮＤ ｓi） についての２進決定線図を示している。
【００２１】図４は、等式 ｄ＝ＮＯＴ（ｂ1 ＡＮＤ ｂ2 ＡＮＤ ｂ3 ．．．
ｂn） についての２進決定線図を示している。
ｂn） についての２進決定線図を示している。
【００２２】図５は、図３及び図４の等式の最適に順序
づけられた置換図である。
づけられた置換図である。
【００２３】図６は、図２のマルチプレクサの変数間の
関係についてのグラフである。
関係についてのグラフである。
【００２４】２進決定線図（以後、ＢＢＤと称する。）
は、それが依存する変数に基づき、決定手順としてブー
ル関数の表現を指示された非環状のグラフである。例え
ば、関数 ｆ＝ｘ ＯＲ ｙ に対して、ｆを決定手順「ｉｆ ｘ ｔｈｅｎ ｔｒｕ
ｅ ｅｌｓｅ ｉｆ ｙｔｈｅｎ ｔｒｕｅ ｅｌｓｅ
ｆａｌｓｅ」により実現できる。この決定手順の「ｉ
ｆ ．．． ｔｈｅｎ ．．． ｅｌｓｅ ．．．」構
成のそれぞれはグラフでは節として表現される。
は、それが依存する変数に基づき、決定手順としてブー
ル関数の表現を指示された非環状のグラフである。例え
ば、関数 ｆ＝ｘ ＯＲ ｙ に対して、ｆを決定手順「ｉｆ ｘ ｔｈｅｎ ｔｒｕ
ｅ ｅｌｓｅ ｉｆ ｙｔｈｅｎ ｔｒｕｅ ｅｌｓｅ
ｆａｌｓｅ」により実現できる。この決定手順の「ｉ
ｆ ．．． ｔｈｅｎ ．．． ｅｌｓｅ ．．．」構
成のそれぞれはグラフでは節として表現される。
【００２５】図１を参照すると、第１の節１に変数ｘが
標識付けされ、この第１の節から２つの分岐が存在す
る。そのうちの一方の１１は「ｔｒｕｅ」であり、他方
の１２は「ｉｆ ｙ ｔｈｅｎ ｔｒｕｅ ｅｌｓｅ
ｆａｌｓｅ」である。この他方の分岐１２は第２の節２
へ進む。第２の節には変数ｙが標識付けされている。そ
の第２の節２は２つの分岐２１，２２を有する。一方の
分岐２１は「ｔｒｕｅ」であり、他方の分岐２２は「ｆ
ａｌｓｅ」である。
標識付けされ、この第１の節から２つの分岐が存在す
る。そのうちの一方の１１は「ｔｒｕｅ」であり、他方
の１２は「ｉｆ ｙ ｔｈｅｎ ｔｒｕｅ ｅｌｓｅ
ｆａｌｓｅ」である。この他方の分岐１２は第２の節２
へ進む。第２の節には変数ｙが標識付けされている。そ
の第２の節２は２つの分岐２１，２２を有する。一方の
分岐２１は「ｔｒｕｅ」であり、他方の分岐２２は「ｆ
ａｌｓｅ」である。
【００２６】節１及び節２は変数で標識付けるものとし
て上述したが、それにもかかわらずそれらの標識は実際
の評価において論理値「ｔｒｕｅ」又は「ｆａｌｓｅ」
を与える関数を指示することがあり得ることは理解され
るであろう。
て上述したが、それにもかかわらずそれらの標識は実際
の評価において論理値「ｔｒｕｅ」又は「ｆａｌｓｅ」
を与える関数を指示することがあり得ることは理解され
るであろう。
【００２７】次に図２を参照すると、マルチプレクサが
ｎ個のＮＡＮＤゲート１０1〜１０nの第１の集合で構成
されている。各ゲートは２つのそれぞれの入力ａ1〜ａ
n，ｓ1〜ｓnを有する。ゲートの出力線ｂ1〜ｂnは、出
力ｄを有するｎ入力ＮＡＮＤゲート２０に接続されてい
る。
ｎ個のＮＡＮＤゲート１０1〜１０nの第１の集合で構成
されている。各ゲートは２つのそれぞれの入力ａ1〜ａ
n，ｓ1〜ｓnを有する。ゲートの出力線ｂ1〜ｂnは、出
力ｄを有するｎ入力ＮＡＮＤゲート２０に接続されてい
る。
【００２８】従って、この明細書の初めにおいて述べた
システムに関して、図２のマルチプレクサは、システム
入力（ａ1〜ａn，ｓ1〜ｓn）と、内部信号（ｂ1〜ｂn）
と、システム出力（ｄ）とを有する。出力ｄは等式ｄ＝
ＮＯＴ（ｂ1 ＡＮＤ ｂ2 ＡＮＤ ｂ3 ．．． ｂ
n）により内部信号ｂ1〜ｂnに関連付けられ、各内部信
号ｂiは等式ｂi＝ＮＯＴ（ａi ＡＮＤ ｓi）によりそ
れぞれの入力ａiとｓiに関連付けられる。従って、ｄ＝
（ａ1 ＡＮＤ ｓ1）ＯＲ（ａ2 ＡＮＤ ｓ2）Ｏ
Ｒ．．．（ａn ＡＮＤ ｓn）となる。
システムに関して、図２のマルチプレクサは、システム
入力（ａ1〜ａn，ｓ1〜ｓn）と、内部信号（ｂ1〜ｂn）
と、システム出力（ｄ）とを有する。出力ｄは等式ｄ＝
ＮＯＴ（ｂ1 ＡＮＤ ｂ2 ＡＮＤ ｂ3 ．．． ｂ
n）により内部信号ｂ1〜ｂnに関連付けられ、各内部信
号ｂiは等式ｂi＝ＮＯＴ（ａi ＡＮＤ ｓi）によりそ
れぞれの入力ａiとｓiに関連付けられる。従って、ｄ＝
（ａ1 ＡＮＤ ｓ1）ＯＲ（ａ2 ＡＮＤ ｓ2）Ｏ
Ｒ．．．（ａn ＡＮＤ ｓn）となる。
【００２９】図３を参照すると、関係ｂi＝ＮＯＴ（ａi
ＡＮＤ ｓi）が２進決定線図として示されている。
ＡＮＤ ｓi）が２進決定線図として示されている。
【００３０】図４は、内部信号ｂによるｄの表現の２進
決定線図を示している。
決定線図を示している。
【００３１】調べてみると、３ｎ個の変数（ａi，ｓi，
ｂi）があり、従って、（３ｎ）！個の明らかに等しく
適当な順序付けがあり得る。しかし、装置に対する全体
の等式を調べることにより、ａ1とｓ1が互いに関連させ
られ、ａ2とｓ2が互いに関連させられる等、であること
がわかる。これは、実際にただｎ！個の順序付けがある
ことを意味する。これは全体のシステムに対して最適で
ある。
ｂi）があり、従って、（３ｎ）！個の明らかに等しく
適当な順序付けがあり得る。しかし、装置に対する全体
の等式を調べることにより、ａ1とｓ1が互いに関連させ
られ、ａ2とｓ2が互いに関連させられる等、であること
がわかる。これは、実際にただｎ！個の順序付けがある
ことを意味する。これは全体のシステムに対して最適で
ある。
【００３２】本発明の利点は、全体としてのシステムに
ついての情報を考慮に入れない動作を実行する際に、全
体としてのシステムについてのより多くの情報を考慮に
入れることを可能にすることである。その情報を考慮に
入れなければ、解に至ることがない経路、又は、解に至
ることが極めて非効率的な経路をたどる結果となること
がある。
ついての情報を考慮に入れない動作を実行する際に、全
体としてのシステムについてのより多くの情報を考慮に
入れることを可能にすることである。その情報を考慮に
入れなければ、解に至ることがない経路、又は、解に至
ることが極めて非効率的な経路をたどる結果となること
がある。
【００３３】図５は、各入力対が互いに関連させられる
ような、図２のマルチプレクサについての２進決定線図
を示している。
ような、図２のマルチプレクサについての２進決定線図
を示している。
【００３４】２進決定線図のサイズは、変数を調べる順
序に鋭敏であり、効率的なＢＢＤ再順序付けが非常に重
要である。再順序付けのための１つのアルゴリズムが
「取捨」である。このアルゴリズムでは、各変数が順に
とられ、ＢＢＤの可能なあらゆる位置においてそれを試
みることによりその最良の位置が見出される。そうする
とどの変数を最初にとるかを決定する必要がある。これ
を行うためのしばしば成功する既知のツールは、最大数
の節に変数が標識付けし、その後で段階付けの順序で取
捨するような段階付けを変数に付けることである。
序に鋭敏であり、効率的なＢＢＤ再順序付けが非常に重
要である。再順序付けのための１つのアルゴリズムが
「取捨」である。このアルゴリズムでは、各変数が順に
とられ、ＢＢＤの可能なあらゆる位置においてそれを試
みることによりその最良の位置が見出される。そうする
とどの変数を最初にとるかを決定する必要がある。これ
を行うためのしばしば成功する既知のツールは、最大数
の節に変数が標識付けし、その後で段階付けの順序で取
捨するような段階付けを変数に付けることである。
【００３５】このＢＢＤでは、各変数は単一の節に標識
付けすることが明らかであり、従って、既知の技術を用
いて最高の段階付けの変数を特定することは可能ではな
い。従来は、そのような状況では、取捨のために任意の
順序が用いられている。
付けすることが明らかであり、従って、既知の技術を用
いて最高の段階付けの変数を特定することは可能ではな
い。従来は、そのような状況では、取捨のために任意の
順序が用いられている。
【００３６】本発明は、取捨のための順序を決定するた
めに移動される関数グラフを使用する。
めに移動される関数グラフを使用する。
【００３７】ここで使用する関数グラフは、葉に関数が
標識付けされ、節に変数の集合（空でない）が標識付け
される、という指示された非環状グラフである。このグ
ラフに課される唯一の制約は、節に標識付けする集合に
ある変数が、その下で他のものの下ではない、葉におけ
る総ての関数の「錐（cone）」の中にあることである。
この制約に加えて、変数の集合が空でないものでなけれ
ばならないという事実は、グラフが独特のものであるこ
とを確保するために十分である。関数の「錐」は、ここ
では関数が直接依存し、又はそれが依存している中間信
号を介して依存するような総ての変数であると定義され
る。
標識付けされ、節に変数の集合（空でない）が標識付け
される、という指示された非環状グラフである。このグ
ラフに課される唯一の制約は、節に標識付けする集合に
ある変数が、その下で他のものの下ではない、葉におけ
る総ての関数の「錐（cone）」の中にあることである。
この制約に加えて、変数の集合が空でないものでなけれ
ばならないという事実は、グラフが独特のものであるこ
とを確保するために十分である。関数の「錐」は、ここ
では関数が直接依存し、又はそれが依存している中間信
号を介して依存するような総ての変数であると定義され
る。
【００３８】ＢＢＤのサイズを最小にするためにＢＢＤ
における変数の順序付けを定めるために関数グラフを用
いることは、ソフトウエア編集技術で用いられるレジス
タ割り当て技術に関連付けることができる。そのレジス
タ割り当て技術は、２つ以上の節の間で競合が存在しな
ければ、先行する節の総てが訪ねられるまではどの節も
訪ねられないが、先行する節の総てが訪ねられると直ち
に各節が訪ねられるようにして、関数グラフの移動から
変数の順序付けが行われる。２つ以上の節の間で競合が
存在する場合には、競合する節の１つが選択され、その
下位グラフが最初に移動される。
における変数の順序付けを定めるために関数グラフを用
いることは、ソフトウエア編集技術で用いられるレジス
タ割り当て技術に関連付けることができる。そのレジス
タ割り当て技術は、２つ以上の節の間で競合が存在しな
ければ、先行する節の総てが訪ねられるまではどの節も
訪ねられないが、先行する節の総てが訪ねられると直ち
に各節が訪ねられるようにして、関数グラフの移動から
変数の順序付けが行われる。２つ以上の節の間で競合が
存在する場合には、競合する節の１つが選択され、その
下位グラフが最初に移動される。
【００３９】図６は、図２のマルチプレクサについての
関数グラフを示すものであり、ｂ1〜ｂnにより標識付け
された根と、ａ1，ｓ1，ａ2，ｓ2．．．ａn，ｓnにより
標識付けされた中間節と、葉とを、図示のように有す
る。上から下へこの関数グラフを移動すると順序 ｂ1，ｂ2，．．．ｂn，ａ1，ｓ1，ａ2，ｓ2．．．ａn，
ｓn が与えられる。
関数グラフを示すものであり、ｂ1〜ｂnにより標識付け
された根と、ａ1，ｓ1，ａ2，ｓ2．．．ａn，ｓnにより
標識付けされた中間節と、葉とを、図示のように有す
る。上から下へこの関数グラフを移動すると順序 ｂ1，ｂ2，．．．ｂn，ａ1，ｓ1，ａ2，ｓ2．．．ａn，
ｓn が与えられる。
【００４０】システムの静的な情報から得られるこの順
序を用いることにより、（この場合には）図１，図３及
び図４の２進決定線図が取捨されて最適な順序を与え
る。この順序は、図５により表現されている順序であ
る。
序を用いることにより、（この場合には）図１，図３及
び図４の２進決定線図が取捨されて最適な順序を与え
る。この順序は、図５により表現されている順序であ
る。
【００４１】ＢＢＤのサイズを監視しながら、ＢＢＤを
再構成することなしに置き換えを行うことができること
に注目すべきである。ＢＢＤサイズの爆発が検出される
と、その後で本発明により提供される順序に基づいて取
捨が実行される。
再構成することなしに置き換えを行うことができること
に注目すべきである。ＢＢＤサイズの爆発が検出される
と、その後で本発明により提供される順序に基づいて取
捨が実行される。
【図１】関数ｆ＝ｘ ＯＲ ｙについての２進決定線
図。
図。
【図２】マルチプレクサの論理回路図。
【図３】等式ｂi＝ＮＯＴ（ａi ＡＮＤ ｓi）につい
ての２進決定線図。
ての２進決定線図。
【図４】等式ｄ＝ＮＯＴ（ｂ1 ＡＮＤ ｂ2 ＡＮＤ
ｂ3 ．．． ｂn）についての２進決定線図。
ｂ3 ．．． ｂn）についての２進決定線図。
【図５】図３及び図４の等式の最適に順序づけられた置
換図。
換図。
【図６】図２のマルチプレクサの変数間の関係について
のグラフ。
のグラフ。
【図７】本発明に係るシステムの特性を証明する装置の
構成を示すブロック図。
構成を示すブロック図。
１，２ 節 １１，１２ 分岐 １０ ＮＡＮＤゲート ２０ ｎ入力ＮＡＮＤゲート
Claims (11)
- 【請求項１】節から到達できる葉に標識付けする関数の
集合が、節に標識付けする変数に依存する関数の集合に
対応するように、節がシステムの変数で標識付けされる
ようなグラフの節の上に２進決定線図の変数を配置する
ことと、 深さを最初にする方法でグラフを移動することにより、
前記選択した順序で前記標識のリストを作成すること
と、を備えていることを特徴とする２進決定線図におけ
る変数を取捨する順序を選択する方法。 - 【請求項２】２進決定線図の変数を表現するビットを記
憶する第１の記憶装置を備え、 第２の記憶装置及びプロセッサ手段であって、節から到
達できる葉に標識付けする関数の集合が、節に標識付け
する変数に依存する関数の集合に対応するように、節が
システムの変数で標識付けされるようなグラフの節の表
現で前記２進決定線図の前記変数を配置する前記プロセ
ッサ手段と、 前記プロセッサ手段が前記標識のリストを前記選択した
順序で前記第２の記憶装置へ出力するように、深さを最
初にする方法でグラフを移動する手段と、を備えている
ことを特徴とする２進決定線図における変数を取捨する
順序を選択する装置。 - 【請求項３】節から到達できる葉に標識付けする関数の
集合が、節に標識付けする変数に依存する関数の集合に
対応するように、節がシステムの変数で標識付けされる
ようなグラフの節の上に２進決定線図の変数を配置する
ことと、 深さを最初にする方法でグラフを移動することにより、
選択した順序で前記標識のリストを作成することと、 前記選択された順序を用いて、各変数の取捨を制御する
ことと、を備えていることを特徴とするハードウェアシ
ステムを表現する２進決定線図を再構成する方法。 - 【請求項４】請求項３に記載の方法において、前記変数
を最も深い最良の場所に１つずつ取捨することを特徴と
する方法。 - 【請求項５】請求項３に記載の方法において、前記変数
を最も深い最良の場所に１つずつ前記選択した順序で取
捨し、それに続いて最も浅い最良の場所に逆の順序で取
捨することを特徴とする方法。 - 【請求項６】関数の集合を表現するビットを、変数によ
り標識付けされた複数の節を有する２進決定線図として
記憶する記憶手段と、 前記２進決定線図の節の数を検出し、その検出に応じ
て、節から到達できる葉に標識付けする関数の集合が、
節に標識付けする変数に依存する関数の集合に対応する
ように、節がシステムの変数で標識付けされるようなグ
ラフの節の上に２進決定線図の変数を配置し、深さを最
初にする方法でグラフを移動して、選択した順序で標識
のリストを作成し、前記選択した順序を用いて、前記２
進決定線図の変数の取捨を制御するプロセッサ手段とを
備え、 前記取捨された２進決定線図は前記プロセッサ手段によ
り前記記憶装置に書込まれることを特徴とする２進決定
線図を再構成する装置。 - 【請求項７】変数により標識付けされた複数の節を有す
る２進決定線図としてハードウェアシステムを表現する
ことと、 内部信号の変数を決定する関数を置き換えることと、 節から到達できる葉に標識付けする関数の集合が、節に
標識付けする変数に依存する関数の集合に対応するよう
に、節がシステムの変数で標識付けされるようなグラフ
の節の上に２進決定線図の変数を配置することと、 深さを最初にする方法でグラフを移動することにより、
選択した順序で前記標識のリストを作成することと、 前記選択された順序を用いて、各変数の取捨を制御する
ことと、を備えていることを特徴とするハードウェアシ
ステムの特性を表現する２進決定線図を証明する方法。 - 【請求項８】ハードウェアシステムを表現する関数の集
合を表現するビットを、変数により標識付けされた複数
の節を有する２進決定線図として記憶する記憶手段と、 内部信号の値を決定する関数を、前記システムを表現す
る関数の集合に置き換え、前記２進決定線図の節の数の
増加を検出し、その検出に応じて、節から到達できる葉
に標識付けする関数の集合が、節に標識付けする変数に
依存する関数の集合に対応するように、節がシステムの
変数で標識付けされるようなグラフの節の上に２進決定
線図の変数を配置し、深さを最初にする方法でグラフを
移動して、前記選択した順序で標識のリストを作成し、
前記選択した順序を用いて、前記２進決定線図の変数の
取捨を制御するプロセッサ手段と、 第２の記憶装置とを備え、 前記取捨された２進決定線図は前記プロセッサ手段によ
り前記第２の記憶装置に書込まれることを特徴とするハ
ードウェアシステムの特性を証明する装置。 - 【請求項９】請求項８に記載の方法において、前記数
は、節の元の数から得たしきい値であることを特徴とす
る装置。 - 【請求項１０】請求項８に記載の装置において、前記数
は、予め決定された変数に分岐する節の数であることを
特徴とする装置。 - 【請求項１１】請求項８に記載の装置において、前記数
は、絶対数であることを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GBGB9720648.6A GB9720648D0 (en) | 1997-09-29 | 1997-09-29 | Method and apparatus for proving system properties |
| GB9720648.6 | 1997-09-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11161397A true JPH11161397A (ja) | 1999-06-18 |
Family
ID=10819774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10275399A Pending JPH11161397A (ja) | 1997-09-29 | 1998-09-29 | システムの特性を証明する方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7149663B1 (ja) |
| EP (1) | EP0908834B1 (ja) |
| JP (1) | JPH11161397A (ja) |
| DE (1) | DE69835566D1 (ja) |
| GB (1) | GB9720648D0 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7739080B1 (en) * | 2004-04-19 | 2010-06-15 | Versata Development Group, Inc. | Consolidation of product data models |
| US7360186B2 (en) * | 2004-05-21 | 2008-04-15 | Fujitsu Limited | Invariant checking |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243538B1 (en) * | 1989-08-09 | 1995-11-07 | Hitachi Ltd | Comparison and verification system for logic circuits and method thereof |
| US5477474A (en) * | 1992-10-29 | 1995-12-19 | Altera Corporation | Computer logic simulation with dynamic modeling |
| US5522063A (en) * | 1993-09-27 | 1996-05-28 | Nec Usa, Inc. | Method of finding minimum-cost feedback-vertex sets for a graph for partial scan testing without exhaustive cycle enumeration |
| US5640328A (en) * | 1994-04-25 | 1997-06-17 | Lam; Jimmy Kwok-Ching | Method for electric leaf cell circuit placement and timing determination |
| US5668732A (en) * | 1994-06-03 | 1997-09-16 | Synopsys, Inc. | Method for estimating power consumption of a cyclic sequential electronic circuit |
| US5469367A (en) * | 1994-06-06 | 1995-11-21 | University Technologies International Inc. | Methodology and apparatus for modular partitioning for the machine design of asynchronous circuits |
| US5748486A (en) * | 1994-10-28 | 1998-05-05 | Nec Usa, Inc. | Breadth-first manipulation of binary decision diagrams |
| US5649165A (en) * | 1995-01-31 | 1997-07-15 | Fujitsu Limited | Topology-based computer-aided design system for digital circuits and method thereof |
| US5937183A (en) * | 1996-11-05 | 1999-08-10 | Nec Usa, Inc. | Enhanced binary decision diagram-based functional simulation |
| US6086626A (en) * | 1997-05-16 | 2000-07-11 | Fijutsu Limited | Method for verification of combinational circuits using a filtering oriented approach |
| US6035107A (en) * | 1997-08-28 | 2000-03-07 | International Bunsiness Machines Corporation | Method for performing functional comparison of combinational circuits |
| US6389374B1 (en) * | 1998-06-03 | 2002-05-14 | Fujitsu Limited | OBDD variable ordering using sampling based schemes |
-
1997
- 1997-09-29 GB GBGB9720648.6A patent/GB9720648D0/en not_active Ceased
-
1998
- 1998-09-15 DE DE69835566T patent/DE69835566D1/de not_active Expired - Lifetime
- 1998-09-15 EP EP98307486A patent/EP0908834B1/en not_active Expired - Lifetime
- 1998-09-23 US US09/159,748 patent/US7149663B1/en not_active Expired - Fee Related
- 1998-09-29 JP JP10275399A patent/JPH11161397A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB9720648D0 (en) | 1997-11-26 |
| EP0908834A1 (en) | 1999-04-14 |
| EP0908834B1 (en) | 2006-08-16 |
| US7149663B1 (en) | 2006-12-12 |
| DE69835566D1 (de) | 2006-09-28 |
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