JPS5924354A - 論理シミユレ−タ - Google Patents
論理シミユレ−タInfo
- Publication number
- JPS5924354A JPS5924354A JP57132622A JP13262282A JPS5924354A JP S5924354 A JPS5924354 A JP S5924354A JP 57132622 A JP57132622 A JP 57132622A JP 13262282 A JP13262282 A JP 13262282A JP S5924354 A JPS5924354 A JP S5924354A
- Authority
- JP
- Japan
- Prior art keywords
- internal state
- integrated circuit
- state
- pin
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理装置のシミュレータに関する。
集積回路を多数用いた論理装置ｆｔを開発する場合、設
Ｈ１・製造上の誤りを発見するために実際の装置を動か
ず前からシミュレータを用いて論理の検査をすることが
一般的に良く行なわれる。現在ある論理シミュレータは
、大型！１羽１機上でソフトウェアによって実現されて
いるものがほとんどである。
Ｈ１・製造上の誤りを発見するために実際の装置を動か
ず前からシミュレータを用いて論理の検査をすることが
一般的に良く行なわれる。現在ある論理シミュレータは
、大型！１羽１機上でソフトウェアによって実現されて
いるものがほとんどである。
しかし、ソフトウェアによる処理では時間がかかるので
、装置１〒の規絹が大きくなるとシミニレ−２１フ時間
が與犬なものとなり実用性が乏しくなってしまう。そこ
でハードウェアの助りを得てシミュレーション時間を早
くするハードウェアシミュレータが近年提案される様に
なった。ハードウェアシミ、レークの中でも装置に用い
られる集秋回路をそのまま論理演算に用いる方法がある
。この方式によれば、それぞれの集積回路の入出力ピン
状態を与えて、実際に集積回路を動作させて演算結果を
入出力ピンの変化として得るもので論理演算が高速に行
なわれる利点がある。
、装置１〒の規絹が大きくなるとシミニレ−２１フ時間
が與犬なものとなり実用性が乏しくなってしまう。そこ
でハードウェアの助りを得てシミュレーション時間を早
くするハードウェアシミュレータが近年提案される様に
なった。ハードウェアシミ、レークの中でも装置に用い
られる集秋回路をそのまま論理演算に用いる方法がある
。この方式によれば、それぞれの集積回路の入出力ピン
状態を与えて、実際に集積回路を動作させて演算結果を
入出力ピンの変化として得るもので論理演算が高速に行
なわれる利点がある。
しかし、この方式では集積回路が単に組合せ回路のみで
構成されていれば良いが順序回路の様に内部状態に依存
して出力が決まる回路では適用不能という問題がある。
構成されていれば良いが順序回路の様に内部状態に依存
して出力が決まる回路では適用不能という問題がある。
本発明の目的はこの様な従来の欠点を除去せしめ論理装
置のシミュレーションを高速に行なう論理シミュレータ
を提供することにある。
置のシミュレーションを高速に行なう論理シミュレータ
を提供することにある。
本発明の論理シミュレータによれば、シミュレーション
対象の論理装置に用いられる種類分の集積回路を用いた
集積回路法３′ｆ器と、集積回路の個数分の入出力ピン
の論理値を記憶するピン状態メモリと、集積回路の個数
分の内部状態を記憶する内部状態メモリと、内部状態メ
モリからシミュレーション対象の集積回路の内部状態を
読み出し集積回路演算器に設定する手段と、ピン状態メ
モリからシミュレーション対象の集積回路の入出力ピン
状態をとり出し集積回路演算器番こ力える手段と、集積
回路演算器より演算後の内部状態を取り出し内部状態メ
モリを更新する手段と、集積回路演算器より演η後の入
出力ピン状態を入力しピン状態メモリを更新する手段と
を有し、シミュレーション対象の装置直を構成する集積
回路をそのまま、各イ１キ積回路の論理演算に用いるの
で高速化されること、又、使用個数分の入出力ピン状態
を別のメモリに持つので集積回路は使用種類分だけで良
いことフさらに内部状態を持つ集積回路についても、使
用個数分の内部状態メモリを別のメモリに持ちシミュレ
ーションごとに設定／更新しなｉ５ずことにより適用す
ることができることを特徴とする。
対象の論理装置に用いられる種類分の集積回路を用いた
集積回路法３′ｆ器と、集積回路の個数分の入出力ピン
の論理値を記憶するピン状態メモリと、集積回路の個数
分の内部状態を記憶する内部状態メモリと、内部状態メ
モリからシミュレーション対象の集積回路の内部状態を
読み出し集積回路演算器に設定する手段と、ピン状態メ
モリからシミュレーション対象の集積回路の入出力ピン
状態をとり出し集積回路演算器番こ力える手段と、集積
回路演算器より演算後の内部状態を取り出し内部状態メ
モリを更新する手段と、集積回路演算器より演η後の入
出力ピン状態を入力しピン状態メモリを更新する手段と
を有し、シミュレーション対象の装置直を構成する集積
回路をそのまま、各イ１キ積回路の論理演算に用いるの
で高速化されること、又、使用個数分の入出力ピン状態
を別のメモリに持つので集積回路は使用種類分だけで良
いことフさらに内部状態を持つ集積回路についても、使
用個数分の内部状態メモリを別のメモリに持ちシミュレ
ーションごとに設定／更新しなｉ５ずことにより適用す
ることができることを特徴とする。
次に本発明の実ツメ［１例について図面を〜照して説明
する。
する。
第１図は本発明の一実施例を示す論理シミュレータのブ
ロック図である。１は、集積回路演算器、２は、ピン状
態メモリ、３は、内部状態メモリ、４は、入出力ピン状
態を与える手段であり、ピン状態メモリ２より入出力ピ
ン取り出しアクセス１００を行ない、集積回路演算器１
にピン状態セットアクセス１０２を行なう。５は、内部
状態を設定する手段であり、内部状態メモリ３よりシミ
ュレーション対象の内部状態リードアクセス１０１を行
ない集積回路演算器１に内部状態設定１０３を行なう。
ロック図である。１は、集積回路演算器、２は、ピン状
態メモリ、３は、内部状態メモリ、４は、入出力ピン状
態を与える手段であり、ピン状態メモリ２より入出力ピ
ン取り出しアクセス１００を行ない、集積回路演算器１
にピン状態セットアクセス１０２を行なう。５は、内部
状態を設定する手段であり、内部状態メモリ３よりシミ
ュレーション対象の内部状態リードアクセス１０１を行
ない集積回路演算器１に内部状態設定１０３を行なう。
６は、ピン状態を更新する手段であり、集積回路演算器
１よりピン状態リードアクセス１０４を行ない、ピン状
態メモリ２ヘピン状態更新アクセス１０６を行なう。７
は内部状態を取り出す手段であり集積回路法３７−器１
より内部状態取り出しアクセス１０５を行ない、内部状
態メモリ３に内部状態更新アクセス１０７を行なう。
１よりピン状態リードアクセス１０４を行ない、ピン状
態メモリ２ヘピン状態更新アクセス１０６を行なう。７
は内部状態を取り出す手段であり集積回路法３７−器１
より内部状態取り出しアクセス１０５を行ない、内部状
態メモリ３に内部状態更新アクセス１０７を行なう。
第２図は第１図に示す集積回路演算器１の構成例を示す
ブロック図である。２３Ａ１２３Ｂ、・・・２３Ｊ１・
・・２３Ｎは、集積回路群でありシミュレーション対象
の装置（こ使用される集積回路の種類分の論理演算を行
なうために実際に用いられる集積回路もしくは、同一機
能をもつＰＬＡ を用いる。２２は、内部状態設定器
であり、内部状態設定アクセス１０３を入力し、内部状
態設定信号２０２を集積回路群２３Ａ、２３Ｂ１・・・
２３Ｊ１・・・２３Ｎに出す。２１は、選択器でありピ
ン状Ｅ）（セットアクセス１０２を入力し、シミュレー
ション対象の集積回路の種４ｊ１を選択し対応する集積
回路群２３Ａ、２：ＬＩ３、＝・２３Ｊ 、 ・２３Ｎ
の１つに対し選択出力線群２ＯＡ、 ２０ ｒ３１．、
．２ｔ）Ｊ 。
ブロック図である。２３Ａ１２３Ｂ、・・・２３Ｊ１・
・・２３Ｎは、集積回路群でありシミュレーション対象
の装置（こ使用される集積回路の種類分の論理演算を行
なうために実際に用いられる集積回路もしくは、同一機
能をもつＰＬＡ を用いる。２２は、内部状態設定器
であり、内部状態設定アクセス１０３を入力し、内部状
態設定信号２０２を集積回路群２３Ａ、２３Ｂ１・・・
２３Ｊ１・・・２３Ｎに出す。２１は、選択器でありピ
ン状Ｅ）（セットアクセス１０２を入力し、シミュレー
ション対象の集積回路の種４ｊ１を選択し対応する集積
回路群２３Ａ、２：ＬＩ３、＝・２３Ｊ 、 ・２３Ｎ
の１つに対し選択出力線群２ＯＡ、 ２０ ｒ３１．、
．２ｔ）Ｊ 。
・・・２０ Ｎ Ｏ） ｉつにピン状態を出力する。２
４は、ピン状態出力器であり集積回路群２３Ａ、 ２３
１１． ・・２３Ｊ１・・・２３Ｎの１つが選択され
論理演ｑ、が行なわれ状態値２０１を入力し、ピン状態
リードアクセス１０４に対し演算後の状態値を出力する
。２５は、内部状態出力器であり集積回路群２３Ａ、
２３１：ｌ、・・・２３・［、・・・２３Ｎの選択され
た１つから演算後の内部状態２０３を入力し、内部状態
取り出しアクセス１０５に対して、′６イ算後の内部状
態を出力する。
４は、ピン状態出力器であり集積回路群２３Ａ、 ２３
１１． ・・２３Ｊ１・・・２３Ｎの１つが選択され
論理演ｑ、が行なわれ状態値２０１を入力し、ピン状態
リードアクセス１０４に対し演算後の状態値を出力する
。２５は、内部状態出力器であり集積回路群２３Ａ、
２３１：ｌ、・・・２３・［、・・・２３Ｎの選択され
た１つから演算後の内部状態２０３を入力し、内部状態
取り出しアクセス１０５に対して、′６イ算後の内部状
態を出力する。
第３図は第１図に示すピン状態メモリ２の構成例を示ず
）■コック図である。３Ｉは、集積回路の個数分の容量
を持つメモリである。３３は、メモリ３１に対する現在
対象としている集積回路の番号アト１／ ７ テ、Ｊ５
る。３０１は番号アドレス３３で示されル位置からメモ
リ３１を読み出したデータであり、３２はレジスタであ
る。データ３０１は集積回路の各ピンに対応した論理値
３０２と集積回路の種類３０３からなり、レジスタ３２
に保持され入出力ピン状態取り出しアクセス１００によ
って送られる。ピン状態更新アクセス１０６を入力する
と番号アドレス３３で示されるメモリ３１の位置に演算
後の入出力ピン状態値が書込まれる。
）■コック図である。３Ｉは、集積回路の個数分の容量
を持つメモリである。３３は、メモリ３１に対する現在
対象としている集積回路の番号アト１／ ７ テ、Ｊ５
る。３０１は番号アドレス３３で示されル位置からメモ
リ３１を読み出したデータであり、３２はレジスタであ
る。データ３０１は集積回路の各ピンに対応した論理値
３０２と集積回路の種類３０３からなり、レジスタ３２
に保持され入出力ピン状態取り出しアクセス１００によ
って送られる。ピン状態更新アクセス１０６を入力する
と番号アドレス３３で示されるメモリ３１の位置に演算
後の入出力ピン状態値が書込まれる。
第４図は第１図に示す内部状態メモリ３の構成例を示す
ブロック図である。４１は４＄４ Ｈｉ回路の個数分の
容量を持つメモリである。４２はレジスタであり番号ア
ドレス３３に示されるメモリ４１の位置より内部状態デ
ータ４０１を読み出し保持し、内部状態リードアクセス
１０１によって送られる。内部状態更新アクセス】０７
を入力するメモリ４１の番号アドレス３３で示される位
置に演算後の内部状態値を層・込む。
ブロック図である。４１は４＄４ Ｈｉ回路の個数分の
容量を持つメモリである。４２はレジスタであり番号ア
ドレス３３に示されるメモリ４１の位置より内部状態デ
ータ４０１を読み出し保持し、内部状態リードアクセス
１０１によって送られる。内部状態更新アクセス】０７
を入力するメモリ４１の番号アドレス３３で示される位
置に演算後の内部状態値を層・込む。
第５図は８ｇ１図で示す入出力ピン状態を−りえる手段
４の構成例を示すブロック図である。５１はゲ−１−１
５２はゲート制御回路であり、入出力ピン取り出しアク
セス１００を行ないゲート信号５０１を出し、ピン状態
セット信号を出す。
４の構成例を示すブロック図である。５１はゲ−１−１
５２はゲート制御回路であり、入出力ピン取り出しアク
セス１００を行ないゲート信号５０１を出し、ピン状態
セット信号を出す。
第６図は第１図で示す内部状態を設定する手段５の構成
例を示すフロック図である。６Ｉは、シフトレジスタ、
６２は制御口Ｖｊ５であり、内部状シ↓４１Ｊ −１−
’アクセス１０１を行なったあとセット侶号６０１を出
し内部状態をシフトレジスタ６Ｊにセットする。：ｌｔ
制御回路６２は次にシフトパルス６０２を出して内部状
態設定１０；３をＩ！Ｉｉ’（咲出力する。
例を示すフロック図である。６Ｉは、シフトレジスタ、
６２は制御口Ｖｊ５であり、内部状シ↓４１Ｊ −１−
’アクセス１０１を行なったあとセット侶号６０１を出
し内部状態をシフトレジスタ６Ｊにセットする。：ｌｔ
制御回路６２は次にシフトパルス６０２を出して内部状
態設定１０；３をＩ！Ｉｉ’（咲出力する。
これにより第２図に示した集積回路群２．３ Ａ、２３
）３１・・・２：（Ｊ、・・・２３Ｎに内部状態が伝
達されろ。ここに示す例では内部状態設定のためにシフ
トレジスタを用いて１ビツトずつ転送している。これは
、一般的に年債回路内ζこ含まれる内部状態を定めるフ
リツブフＬ１ツブ群が一つの鎖状につ／、（かれて外部
から設定あるいは読み出しができる機６１シが含まれて
いることを利Ｊ旧−７ている。もらろん仙の方法によっ
て内部状態を設定してもかまわない。
）３１・・・２：（Ｊ、・・・２３Ｎに内部状態が伝
達されろ。ここに示す例では内部状態設定のためにシフ
トレジスタを用いて１ビツトずつ転送している。これは
、一般的に年債回路内ζこ含まれる内部状態を定めるフ
リツブフＬ１ツブ群が一つの鎖状につ／、（かれて外部
から設定あるいは読み出しができる機６１シが含まれて
いることを利Ｊ旧−７ている。もらろん仙の方法によっ
て内部状態を設定してもかまわない。
第７図は第１図に示すピン状態を更新する手段６の構成
例を示すブロック図である。７１はゲート、７２はゲー
ト制御回路であり、ピン状態ＩＪ−ドアクセス１０４を
行ないゲート信号７０］を出し、ピン状態更新アクセス
１０６を出す。
例を示すブロック図である。７１はゲート、７２はゲー
ト制御回路であり、ピン状態ＩＪ−ドアクセス１０４を
行ないゲート信号７０］を出し、ピン状態更新アクセス
１０６を出す。
第８図は第１図に示す内部状態を取り出す手段７の構成
例を示すブロック図である。８１は、シフトレジスタ、
８２は制御回路であり内部状ρｉＡ取り出しアクセス１
０５を行ないシフトパルス８０１によって内部状態値を
シフトレジスタ８１に入力し、その後内部状態更新アク
セス１０７を出す。
例を示すブロック図である。８１は、シフトレジスタ、
８２は制御回路であり内部状ρｉＡ取り出しアクセス１
０５を行ないシフトパルス８０１によって内部状態値を
シフトレジスタ８１に入力し、その後内部状態更新アク
セス１０７を出す。
本発明の論理シミュレータによれば、シミュレーション
対象の論理装置に用いられる種類分の集積回路を用いた
集積回路演算器と、集積回路の個数分の入出力ピンの論
理値を記憶するピン状態メモリと、集積回路の個数分の
内部状態を記憶する内部状態メモリと、内部状態メモリ
からシミュレーション対象の集積回路の内部状態を読み
出し集積回路演算器に設定する手段と、ビン状態メモリ
からシミュレーション対象の集積回路の入出力ピン状態
をとり出し集積回路］ｊ４：器に力える手段と、集積回
路演算器より演算後の内部状態を取り出し内部状態メモ
リを更新する手段と、集積回路演算器より演算後の入出
力ピン状態を入力しピン状態メモリを更新する手段とを
有し、シミュレーション対象の装置を構成する集積回路
をそのまま、各集積回路の論理演算に用いるので高速化
されること、又、使用個数分の入出力ピン状態を別のメ
モリに持つので集積回路は使用種類分だけで良いこと。
対象の論理装置に用いられる種類分の集積回路を用いた
集積回路演算器と、集積回路の個数分の入出力ピンの論
理値を記憶するピン状態メモリと、集積回路の個数分の
内部状態を記憶する内部状態メモリと、内部状態メモリ
からシミュレーション対象の集積回路の内部状態を読み
出し集積回路演算器に設定する手段と、ビン状態メモリ
からシミュレーション対象の集積回路の入出力ピン状態
をとり出し集積回路］ｊ４：器に力える手段と、集積回
路演算器より演算後の内部状態を取り出し内部状態メモ
リを更新する手段と、集積回路演算器より演算後の入出
力ピン状態を入力しピン状態メモリを更新する手段とを
有し、シミュレーション対象の装置を構成する集積回路
をそのまま、各集積回路の論理演算に用いるので高速化
されること、又、使用個数分の入出力ピン状態を別のメ
モリに持つので集積回路は使用種類分だけで良いこと。
さらに内部状態を持つ集積回路についても、使用個数分
の内部状態メモリを別のメモリに持ちシミュレーション
ごとに設定／更新しなＪずことにより適用することがで
きる。
の内部状態メモリを別のメモリに持ちシミュレーション
ごとに設定／更新しなＪずことにより適用することがで
きる。
第１図は本発明の一実施例を示す論、１．！ｌ！シミュ
レータのブロック図、第２図乃至第８図は第１図におけ
る集積回路演算器、ピン状態メモリ、内部状態メモリ、
入出力ピンを与える手段、内部状態を設定する手段、ピ
ン状態を更新する手段、内部状態を取り出す手段のそれ
ぞれの構成例を示すブロック図である。 図において、 １・・・集積回路演算器、２・・・ピン状態メモリ、３
・・・内部状態メモリ、４・・・入出力ピン状態を−り
える手段、５・・・内部状態を設定する手段、６・・・
ピン状態を更新する手段、７・・・内部状、※Ｊを取り
出す手段、２３Ａ、２３Ｂ、・−’２３Ｊ’ 、・・・
２３Ｎ・・・集積回路群、２１・・・選択器、２２・・
・内部状態設定器、２４・・・ピン状態出力器、２５・
・・内部状態出力器、３］ 、 ４＋−・・メモＩＪ
、３２ 。 ４２・・・レジスタ、５１ 、７１・・・ゲート、５２
、７２・・ゲート制御回路、６１ 、８１・・・シフ
トレジスク、６２ ’、８２・・・制御回路をそれぞれ
示す。 第 １ 図 第２図 第 ３ 図 第４図 １０１ 第５図 ／（／ｚ 第６図 ２８９ 第 ７ 図
レータのブロック図、第２図乃至第８図は第１図におけ
る集積回路演算器、ピン状態メモリ、内部状態メモリ、
入出力ピンを与える手段、内部状態を設定する手段、ピ
ン状態を更新する手段、内部状態を取り出す手段のそれ
ぞれの構成例を示すブロック図である。 図において、 １・・・集積回路演算器、２・・・ピン状態メモリ、３
・・・内部状態メモリ、４・・・入出力ピン状態を−り
える手段、５・・・内部状態を設定する手段、６・・・
ピン状態を更新する手段、７・・・内部状、※Ｊを取り
出す手段、２３Ａ、２３Ｂ、・−’２３Ｊ’ 、・・・
２３Ｎ・・・集積回路群、２１・・・選択器、２２・・
・内部状態設定器、２４・・・ピン状態出力器、２５・
・・内部状態出力器、３］ 、 ４＋−・・メモＩＪ
、３２ 。 ４２・・・レジスタ、５１ 、７１・・・ゲート、５２
、７２・・ゲート制御回路、６１ 、８１・・・シフ
トレジスク、６２ ’、８２・・・制御回路をそれぞれ
示す。 第 １ 図 第２図 第 ３ 図 第４図 １０１ 第５図 ／（／ｚ 第６図 ２８９ 第 ７ 図
Claims (1)
- 複数の集積回路からなる論理装置を論理シミュレーショ
ンする論理シミュレータにおいて、前記集積回路の種類
分の集積回路を用いた集積回路演算器と、前記集積回路
の使用個数分の集積回路の入出力ピンの論理値を記憶す
るピン状態メモリと、前記集積回路の使用個数分の集積
回路の内部状態を記憶する内部状態メモリと、前記内部
状態メモリからシミュレーション対象の集積回路の内部
状態を読み出し、前記集積回路演算器に前記読み出した
内部状態を設定する手段と、前記ビン状態メモリからシ
ミュレーション対象の集積回路の入出力ピン状態をとり
出し、前記集積回路演算器に与える手段と、前記与えら
れた内部状態およびピン状態データに従って前記集積回
路演算器により演算し、得られた内部状態を取り出し前
記内部状態メモリを更新する手段と、前記集積回路演算
器による演算後の入出力ピン状態を入力し前記ビン状態
メモリを更新する手段とを有することを特徴とする論理
シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132622A JPS5924354A (ja) | 1982-07-29 | 1982-07-29 | 論理シミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132622A JPS5924354A (ja) | 1982-07-29 | 1982-07-29 | 論理シミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5924354A true JPS5924354A (ja) | 1984-02-08 |
| JPH0430067B2 JPH0430067B2 (ja) | 1992-05-20 |
Family
ID=15085625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132622A Granted JPS5924354A (ja) | 1982-07-29 | 1982-07-29 | 論理シミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177229A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | メモリｉｃシミユレ−タ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431863A (en) * | 1977-08-12 | 1979-03-08 | Sekisui Plastics | Method for drawing out core pipe from roll of shee or film |
-
1982
- 1982-07-29 JP JP57132622A patent/JPS5924354A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431863A (en) * | 1977-08-12 | 1979-03-08 | Sekisui Plastics | Method for drawing out core pipe from roll of shee or film |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177229A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | メモリｉｃシミユレ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430067B2 (ja) | 1992-05-20 |
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