KR100852187B1 - 효과적인 시스템 인 패키지 구성을 위한 핀 구성 변경 회로 - Google Patents

효과적인 시스템 인 패키지 구성을 위한 핀 구성 변경 회로 Download PDF

Info

Publication number
KR100852187B1
KR100852187B1 KR1020070007684A KR20070007684A KR100852187B1 KR 100852187 B1 KR100852187 B1 KR 100852187B1 KR 1020070007684 A KR1020070007684 A KR 1020070007684A KR 20070007684 A KR20070007684 A KR 20070007684A KR 100852187 B1 KR100852187 B1 KR 100852187B1
Authority
KR
South Korea
Prior art keywords
pins
memory
selector
base chip
pin
Prior art date
Application number
KR1020070007684A
Other languages
English (en)
Other versions
KR20080070093A (ko
Inventor
박진권
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070007684A priority Critical patent/KR100852187B1/ko
Priority to US12/005,258 priority patent/US7729152B2/en
Priority to TW097101173A priority patent/TW200832667A/zh
Priority to JP2008010913A priority patent/JP5235425B2/ja
Publication of KR20080070093A publication Critical patent/KR20080070093A/ko
Application granted granted Critical
Publication of KR100852187B1 publication Critical patent/KR100852187B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

시스템 인 패키지에 실장되는 베이스 칩의 핀 구성 변경 회로는 핀 구성 레지스터 및 핀 구성 변경 로직을 포함한다. 핀 구성 변경 레지스터는 베이스 칩에 연결되는 메모리가 달라지는 경우 메모리의 타입에 따라서 복수개의 핀들의 연결 순서를 결정하는 핀 연결 할당 값을 저장한다. 핀 구성 변경 로직부는 핀 구성 변경 레지스터에서 제공되는 핀 연결 할당 값에 따라서 베이스 칩에 메모리의 핀들과 연결되는 베이스 칩의 내부 핀들의 연결 순서를 변경한다. 핀 구성 변경 회로는 메모리의 종류가 달라져도 내부 핀들의 연결 순서를 변경하여 추가적인 배선이나 PCB를 사용하지 않고 최단 거리와 최소 면적으로 시스템 인 패키지화 할 수 있다.

Description

효과적인 시스템 인 패키지 구성을 위한 핀 구성 변경 회로{Pin configuration change circuit for effecctive system in package}
도 1은 일반적인 시스템 인 패키지의 구성을 나타낸다.
도 2는 종래의 시스템 인 패키지의 개략적인 구성을 나타내는 블록도이다.
도 3a 및 도 3b는 본 발명의 실시예를 설명하기 위한 메모리의 핀 구성을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 시스템 인 패키지(system in package)에 실장되는 베이스 칩의 핀 구성 변경 회로를 나타내는 블록도이다.
도 5는 도 4의 핀 구성 로직부의 구체적인 구성을 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 베이스 칩의 구성을 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 시스템 인 패키지를 나타내는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 시스템 인 패키지에 실장되는 베이스 칩의 핀 구성 변경 방법을 나타내는 플로우 차트이다.
<도면의 주요 부분에 대한 설명>
210: 핀 구성 변경 레지스터 220: 핀 구성 변경 로직부
310: 핀 구성 변경 회로
본 발명은 시스템 인 패키지(system in package)에 관한 것으로, 보다 상세하게는 시스템 인 패키지에서 최소한의 PCB(printed circuit board)를 사용하게 하는 핀 구성 변경 회로를 포함하는 시스템 인 패키지에 관한 것이다.
시스템 인 패키지는 두 개의 독립된 웨이퍼(wafer) 수준의 칩(chip)을 단일 패키지로 통합시켜 가격 및 면적에서 장점을 가지도록 칩을 구성하는 기술이다.
도 1은 일반적인 시스템 인 패키지의 구성을 나타낸다.
도 1을 참조하면, 시스템 인 패키지는 패키지 기판(10), 베이스 칩(20), 메모리 또는 다른 칩(30)을 포함하고 베이스 칩(20)과 메모리 또는 다른 칩(30)을 패키지 기판(10)을 통하여 연결하는 와이어 본딩(40)을 포함한다. 시스템 인 패키지는 패키지 기판(10)의 하부면에 연결되는 솔더 볼(50)을 포함한다.
도 2는 종래의 시스템 인 패키지의 개략적인 구성을 나타내는 블록도이다.
도 2를 참조하면, 종래의 시스템 인 패키지는 베이스 칩(110), 메모리(120), 인터페이스 장치들(140, 150)을 포함한다. 인터페이스 장치들(140, 150)은 메모리(120)와 베이스 칩(110) 사이에서 교환되는 데이터등을 인터페이싱한다.
종래의 시스템 인 패키지에서 메모리(120)는 size에 따라서 다양한 메모리가 베이스 칩(110)에 연결될 수 있다. 이처럼 다양한 메모리를 베이스 칩(110)에 연결할 때의 문제점은 다양한 메모리들이 size 별로 동일한 핀 배치를 갖지 않는다는 것이다. 따라서 베이스 칩(110)이 고정된 핀 배치를 사용하여 메모리 인터페이스를 지원하는 경우에, 특정 종류의 메모리에 대하여는 추가적인 노력없이 메모리(120)와 베이스 칩(110)을 연결할 수 있다. 하지만, 메모리의 종류가 달라져서 핀 배치가 다른 경우에는 베이스 칩(110)과 메모리(120)를 연결하는 위하여는 복잡한 배선이 필요하게 되므로, 패키지의 PCB를 더 사용해야 한다. 이에 따라, 패키지의 가격이 상승하게 된다.
상기 문제점을 해결하기 위한 본 발명의 목적은 메모리의 종류가 다른 경우에도 추가적인 배선이나 PCB 없이 핀의 연결 순서를 변경할 수 있는 시스템 인 패키지에 실장되는 베이스 칩의 핀 구성 변경 회로 및 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 핀 구성 변경 회로를 포함하는 베이스 칩을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 베이스 칩을 포함하는 시스템 인 패키지를 제공하는데 있다.
본 발명의 또 다른 목적은 시스템 인 패키지에 실장되는 베이스 칩의 핀 구성 변경 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 시스템 인 패키지에 실장되는 핀 구성 변경 회로는 핀 구성 변경 레지스터 및 핀 구성 변경 로직부를 포함한다.
상기 핀 구성 변경 레지스터는 상기 베이스 칩에 연결되는 복수개의 핀을 구비한 메모리가 달라지는 경우, 상기 연결되는 메모리의 타입에 기초하여 상기 복수개의 핀들의 연결 순서를 결정하는 핀 연결 할당 값을 저장하여 제공한다. 상기 핀 구성 변경 로직부는 상기 핀 연결 할당 값을 제공받아 상기 베이스 칩에 연결되는 상기 메모리에 따라서 상기 메모리의 핀들과 연결되는 상기 베이스 칩의 내부 핀들의 연결 순서를 변경한다.
실시예에 있어서, 상기 핀 연결 할당 값은 상기 내부 핀들에 대한 상기 메모리의 액세스 요구 속도에 기초하여 결정될 수 있다.
실시예에 있어서, 상기 핀 구성 로직부는 상기 액세스 속도 별로 상기 내부 핀들을 그룹화하는 적어도 하나 이상의 선택부를 포함할 수 있다.
실시예에 있어서, 상기 적어도 하나 이상의 선택부 각각은 상기 핀 연결 할당 값에 따라서 상기 내부 핀들을 상기 달라지는 메모리의 해당 핀에 연결하는 적어도 하나 이상의 멀티플렉서로 구성될 수 있다.
실시예에 있어서, 상기 적어도 하나 이상의 선택부가 제1 선택부, 제2 선택부, 제3 선택부로 구성되는 경우, 상기 제1 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도는 상기 제2 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도보다 빠르고, 상기 제2 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도는 상기 제3 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도보다 빠를 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 시스템 인 패키지에 실장되는 베이스 칩은 핀 구성 변경 회로, 패드부 및 외부 핀들을 포함한다.
상기 핀 구성 변경 회로는 상기 베이스 칩에 연결되는 복수개의 핀을 구비한 메모리가 달라지는 경우, 상기 메모리의 핀들과 연결되는 상기 베이스 칩의 내부 핀들의 연결 순서를 변경한다. 상기 외부 핀들은 상기 패드부와 연결되고, 상기 달라지는 메모리에 직접 연결된다. 상기 핀 구성 변경 회로는 핀 구성 변경 레지스터 및 핀 구성 변경 로직부를 포함한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 시스템 인 패키지는 패키지 기판위에 실장되는 베이스 칩과 상기 베이스 칩과 연결되는 복수개의 핀을 구비한 메모리를 포함한다. 상기 베이스 칩은 상기 베이스 칩에 연결되는 상기 메모리가 달라지는 경우, 상기 메모리의 핀들과 연결되는 상기 베이스 칩의 내부 핀들의 연결 순서를 변경하는 핀 구성 변경 회, 상기 핀 구성 변경 회로와 연결되는 패드부, 및 상기 패드부와 연결되고, 상기 달라지는 메모리에 직접 연결되는 외부 핀들을 포함한다.
실시예에 있어서, 상기 베이스 칩에 연결되는 상기 메모리가 달라지는 경우, 상기 달라지는 메모리의 복수개의 핀들은 서로 유사한 순서로 배치되어 있을 수 있다.
본 발명의 일 실시예에 따른 시스템 인 패키지에 실장되는 베이스 칩의 핀 구성 변경 방법은 상기 베이스 칩에 연결되는 복수개의 핀을 구비한 메모리가 달라 지는 경우, 상기 연결되는 메모리의 타입에 기초하여 상기 복수개의 핀들의 연결 순서를 결정하는 핀 연결 할당 값을 저장하는 단계 및 상기 핀 연결 할당 값을 제공받아 상기 베이스 칩에 연결되는 상기 메모리에 따라서 상기 메모리의 핀들과 연결되는 상기 베이스 칩의 내부 핀들의 연결 순서를 변경하는 단계를 포함한다.
실시예에 있어서, 상기 핀 연결 할당 값은 상기 내부 핀들에 대한 상기 메모리의 액세스 요구 속도에 기초하여 결정될 수 있다.
실시예에 있어서, 상기 연결 순서는 상기 액세스 속도별로 상기 내부 핀들을 적어도 하나 이상으로 그룹화하여 변경될 수 있다.
실시예에 있어서, 상기 적어도 하나 이상으로 그룹화된 내부 핀들은 상기 달라지는 메모리의 해당 핀에 연결될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 3a 및 도 3b는 본 발명의 실시예를 설명하기 위한 메모리의 핀 구성을 나 타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 시스템 인 패키지(system in package)에 실장되는 베이스 칩의 핀 구성 변경 회로를 나타내는 블록도이다.
이하 도 3a, 도 3b 및 도4를 참조하여 본 발명의 일 실시예에 따른 핀구성 변경 회로의 동작을 설명한다.
도 3a를 참조하면, 하나의 베이스 칩에는 하나의 메모리가 연결된다. 도 3a에서 SOC1, SOC2, SOC3에 실장되는 베이스 칩들은 서로 동일하고, SOC1, SOC2, SOC3에 실장되어 베이스 칩(BASE CHIP)에 연결되는 메모리들(MEMORY1, MEMORY2, MEMORY3)은 서로 다르다.
도 3b를 참조하면, 베이스 칩(BASE CHIP)에 연결되는 메모리들(MEMORY1, MEMORY2, MEMORY3)은 서로 완전히 핀 배치 순서를 가지는 것이 아니고, 서로 유사한 핀 배치 순서를 가진다. 도 3b에서, 메모리들(MEMORY1, MEMORY2, MEMORY3)의 A0~A3 핀들은 어드레스 핀이고, CS와 RW 핀들은 커맨드 핀이고, D0~D7 핀들은 데이터 핀들이다. 메모리들(MEMORY1, MEMORY2, MEMORY3)의 핀들은 메모리 컨트롤러(미도시)나 다른 디바이스로부터 액세스되는 속도가 다르다. 핀 별로 모두 속도가 다르기는 하지만, 액세스 속도에 따라서 몇 개의 그룹으로 나눌 수 있다.
도 3b에서 A0와 A1 핀들은 고속으로 액세스가 요구되는 핀들이고, A2, A3, CS, RE 핀들은 보통 속도로 액세스가 요구되는 핀들이고, D0~D&은 저속으로 액세스가 요구되는 핀들이라고 가정한다.
이제 도 4를 참조하면, 본 발명의 일 실시예에 따른 핀 구성 변경 회로(200) 는 핀 구성 변경 레지스터(210)와 핀 구성 변경 로직부(220)를 포함한다.
핀 구성 변경 레지스터(210)는 복수개의 핀을 구비한 메모리가 달라지는 경우, 연결되는 메모리의 타입에 기초하여 복수개의 핀들의 연결 순서를 결정하는 핀 연결 할당 값을 저장한다. 이 경우에 있어서, 핀 연결 할당 값은 내부 핀들에 대한 매모리의 액세스 요구 속도에 기초하여 결정될 수 있다. 핀 구성 변경 로직부(220)는 핀 구성 변경 레지스터(210)에서 제공되는 핀 연결 할당 값을 제공 받아 내부 핀들이 메모리들에 연결되는 순서를 변경한다.
도 5는 도 4의 핀 구성 변경 로직부의 구체적인 구성을 나타내는 블록도이다.
도 4를 참조하면, 핀 구성 변경 로직부(220)는 액세스 속도별로 내부 핀들을 그룹화하는 적어도 하나 이상의 선택부를 포함한다. 본 실시예에서선택부는 제1 선택부(230), 제2 선택부(240) 및 제3 선택부(250)로 구성된다. 제1 선택부(230), 제2 선택부(240) 및 제3 선택부(250) 각각은 핀 연결 할당 값에 따라서 내부 핀들을 달라지는 메모리의 해당 핀에 연결하는 적어도 하나 이상의 멀티플렉서로 구성된다. 본 실시예에서 제1 선택부(230)는 두 개의 멀티플렉서들(M1, M2)로 구성되고, 제2 선택부(240)는 n 개의 멀티플렉서들(MN1~MNn)으로 구성되고, 제3 선택부(250)는 m 개의 멀티플렉서들(MS1~MSm)로 구성된다.
도 5에서 n 값이 4이고, m 값이 8이라고 가정한다. 도 3a 및 도 3b의 MEMORY1이 베이스 칩에 연결되는 경우에 I1 내부핀은 A0 핀과 연결되고, I2 내부핀은 A1 핀과 연결되고, IN1 내지 IN4 내부핀들은 각각 순서대로 A2, A3, CS 및 RW 핀들과 연결되고, IS1 내지 IS8 핀들은 각각 순서대로 D0 내지 D7 핀들과 연결되어야 한다고 가정하자. 이 때, O1은 A0와 연결되어 있고, O2는 A1과 연결되어 있고, ON1 내지 ON4는 도 3b의 MEMORY1의 핀 순서대로 A2 내지 RW 핀들과 연결되어 있고, OS1 내지 OSm은 MEMORY1의 핀 순서대로 D0 내지 D7 핀들과 연결되어 있다. 여기서, O1과 O2, ON1~ON4 및 OS1~OS8은 메모리의 해당 핀들과 연결되는 패드들을 나타낸다.
이제 베이스 칩에 연결되는 메모리가 MEMORY2 인 경우를 살펴보자. 이 때에도 MEMORY2의 핀들은 도 3b의 핀 순서대로 O1~O2, ON1~ON4, OS1~OS8과 각각 연결되어 있다. MEMORY2의 핀 타입에 따른 핀 연결 할당 값에 의하여 제1 선택부(230)에서는 I1과 O2를 연결하고, I2와 O1을 연결한다. 제2 선택부(240)에서는 핀 연결 할당 값에 따라서, IN1과 ON1을 연결하고, IN2와 ON3를 연결하고, IN3와 ON2를 연결하고, IN4와 ON4를 연결한다. 제3 선택부(250)에서는 핀 연결 할당 값에 의하여 IS1과 OS1을 연결하고, IS2와 OS3를 연결하고, IS3와 OS2을 연결하고, IS4와 OS4를 연결하고, IS5와 OS6를 연결하고, IS6와 OS5를 연결하고, IS7과 OS7을 연결하고, IS8과 OS8을 연결한다. MEMORY3가 베이스 칩에 연결되어도 핀 연결 할당 값에 따라서, 내부 핀들은 MEMORY3의 해당하는 핀에 연결되는 것이다. 즉, 베이스 칩에 연결되는 메모리가 달라져도, 추가적인 와이어 본딩이나 PCB가 없어도 선택부들(230, 240, 250)에 의하여 내부 핀들은 해당하는 메모리의 핀들에 연결될 수 있다.
도 5에서 I1, I2 핀들은 고속으로 액세스가 요청되는 핀들이라 내부 핀들과 외부핀들 사이에 가능하면 추가 로직이 없어야 하는 핀들이고, 다른 핀들(IN1~INn, IS1~ISn)은 내부 핀들과 외부 핀들 사이에 추가 로직이 있어도 되는 수준에 따라 속도별로 핀들을 그룹화한 것이다. 이렇게 액세스 속도별로 핀 그룹을 나눈 후에는 I1, I2는 선택된 메모리 타입에 따른 핀 할당 값에 의하여 O1과 O2의 패드들로 각각 연결된다. 마찬가지로, IN1 내지 INn은 ON1 내지 ONn 패드들과 연결되고, IS1 내지 ISm은 OS1 내지 OSm 패드들고 연결된다.
이러한 방법으로 본 발명의 실시예에 따른 핀 구성 변경 회로는 서로 다른 종류의 메모리들과 베이스 칩을 시스템 인 패키지화 할 경우에 추가 배선이나 추가 PCB를 사용하지 않고 최단 거리와 최소 면적으로 시스템 인 패키지화 할 수 있다.
도 6은 본 발명의 일 실시예에 따른 베이스 칩의 구성을 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 베이스 칩은 핀 구성 변경 회로(310), 패드부(340) 및 외부 핀들(350)을 포함한다.
핀 구성 변경 회로(310)는 핀 구성 변경 레지스터(320)와 핀 구성 변경 로직부(330)를 포함한다. 핀 구성 변경 회로(310)의 핀 구성 변경 레지스터(320)와 핀 구성 변경 로직부(330)의 구성 및 동작은 도 4 및 도 5의 핀 구성 변경 레지스터(210) 및 핀 구성 변경 로직부(220)와 동일하므로 이에 대한 상세한 설명은 생략한다. 패드부(340)는 핀 구성 변경 회로(310)와 베이스 칩에 연결되는 달라지는 메모리가 직접 연결되는 외부핀들(350)을 연결하는 역할을 한다.
외부핀들(350)에는 메모리가 직접 연결된다. 외부핀들(360)에는 고속으로 액 세스를 하는 메모리의 핀들이 연결되고, 외부핀들(370)에는 보통 속도로 액세스를 하는 메모리의 핀들이 연결되고, 외부핀들(380)에는 저속으로 액세스를 하는 메모리의 핀들이 연결될 수 있다.
외부핀들(350)에 연결되는 메모리가 달라져도 본 발명의 일 실시에에 따른 베이스 칩은 핀 구성 변경 회로(310)를 포함하여 액세스 속도에 따라 내부핀들의 연결을 변경할 수 있으므로 추가적인 배선이나 PCB 없이도 최단 거리와 최소 면적으로 시스템 인 패키지화 할 수 있다.
도 6은 본 발명의 일 실시예에 따른 시스템 인 패키지를 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 시스템 인 패키지는 패키지 기판위에 실장되는 베이스 칩(410), 베이스 칩(410)과 연결되는 메모리(450)를 포함한다. 베이스 칩(410)은 핀 구성 변경 회로(420), 패드부(430) 및 외부 핀들(440)을 포함한다.
베이스 칩(410)에 포함되는 핀 구성 변경 회로(420)은 제1 메모리(450) 및 제2 메모리(460)의 타입에 따라 베이스 칩(410)의 내부 핀들의 연결 순서를 변경한다. 핀 구성 변경 회로(420)의 자세한 구성과 동작은 도 3 및 도 4의 핀 구성 변경 회로의 구성 및 동작과 동일하므로 이에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 시스템 인 패키지는 베이스 칩에 연결되는 메모리가 달라져도 핀 구성 변경 회로를 포함하여 액세스 속도에 따라 내부핀들의 연결을 변경할 수 있으므로 추가적인 배선이나 PCB 없이도 최단 거리와 최소 면적으로 시스템 인 패키지화 할 수 있다.
도 7은 본 발명의 일 실시예에 따른 시스템 인 패키지에 실장되는 베이스 칩의 핀 구성 변경 방법을 나타내는 플로우 차트이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 핀 구성 변경 방법은 베이스 칩에 연결되는 복수개의 핀을 구비한 메모리가 달라지는 경우, 메모리에 연결되는 메모리의 타입에 기초하여 복수개의 핀들의 연결 순서를 결정하는 핀 연결 할당 값을 저장하여 제공하는 단계(S510) 및 핀 연결 할당 값을 제공받아 베이스 칩에 연결되는 메모리에 따라서 메모리의 핀들과 연결되는 베이스 칩의 내부 핀들의 연결 순서를 변경하는 단계(S520)를 포함한다. 단계(S510)에서 핀 연결 할당 값은 내부 핀들에 대한 메모리의 액세스 요구 속도에 기초하여 결정될 수 있다. 단계(S520)에서 연결 순서는 액세스 속도별로 내부 핀들을 적어도 하나 이상으로 그룹화하여 변경될 수 있다.
이에 대한 상세한 설명은 도 4 및 도 5의 핀 구성 변경 회로와 유사하므로 생략한다.
상술한 바와 같이, 본 발명의 실시예들에 따른 시스템 인 패키지에 실장되는 베이스 칩의 핀 구성 변경 회로, 이를 포함하는 베이스 칩, 이를 포함하는 시스템 인 패키지 및 핀 구성 변경 방법은 베이스 칩에 연결되는 메모리가 달라져도 연결되는 메모리에 따라 메모리의 핀들에 연결되는 베이스 칩의 내부 핀들의 연결 순서를 변경하여 추가적인 배선이나 PCB를 사용하지 않고도 최단 거리와 최소 면적으로 시스템 인 패키지화 할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 시스템 인 패키지(system in package)에 실장되는 베이스 칩의 핀 구성 변경 회로로서,
    상기 베이스 칩에 연결되는 복수개의 핀을 구비한 메모리가 달라지는 경우, 상기 연결되는 메모리의 타입에 기초하여 상기 복수개의 핀들의 연결 순서를 결정하는 핀 연결 할당 값을 저장하여 제공하는 핀 구성 변경 레지스터;
    상기 핀 연결 할당 값을 제공받아 상기 베이스 칩에 연결되는 상기 메모리에 따라서 상기 메모리의 핀들과 연결되는 상기 베이스 칩의 내부 핀들의 연결 순서를 변경하는 핀 구성 변경 로직부를 포함하는 것을 특징으로 하는 핀 구성 변경 회로.
  2. 제 1 항에 있어서, 상기 핀 연결 할당 값은 상기 내부 핀들에 대한 상기 메모리의 액세스 요구 속도에 기초하여 결정되는 것을 특징으로 하는 핀 구성 변경 회로.
  3. 제 2 항에 있어서, 상기 핀 구성 변경 로직부는 상기 액세스 속도 별로 상기 내부 핀들을 그룹화하는 적어도 하나 이상의 선택부를 포함하는 것을 특징으로 하는 핀 구성 변경 회로.
  4. 제 3 항에 있어서, 상기 적어도 하나 이상의 선택부 각각은 상기 핀 연결 할 당 값에 따라서 상기 내부 핀들을 상기 달라지는 메모리의 해당 핀에 연결하는 적어도 하나 이상의 멀티플렉서로 구성되는 것을 특징으로 하는 핀 구성 변경 회로.
  5. 제 4 항에 있어서, 상기 적어도 하나 이상의 선택부가 제1 선택부, 제2 선택부, 제3 선택부로 구성되는 경우, 상기 제1 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도는 상기 제2 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도보다 빠르고, 상기 제2 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도는 상기 제3 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도보다 빠른 것을 특징으로 하는 핀 구성 변경 회로.
  6. 시스템 인 패키지에 실장되는 베이스 칩으로서,
    상기 베이스 칩에 연결되는 복수개의 핀을 구비한 메모리가 달라지는 경우, 상기 메모리의 핀들과 연결되는 상기 베이스 칩의 내부 핀들의 연결 순서를 변경하는 핀 구성 변경 회로;
    상기 핀 구성 변경 회로와 연결되는 패드부; 및
    상기 패드부와 연결되고, 상기 달라지는 메모리에 직접 연결되는 외부 핀들을 포함하는 것을 특징으로 하는 베이스 칩.
  7. 제 6 항에 있어서, 상기 핀 구성 변경 회로는,
    상기 연결되는 메모리의 타입에 기초하여 상기 복수개의 핀들의 연결 순서를 결정하는 핀 연결 할당 값을 저장하는 핀 구성 변경 레지스터; 및
    상기 핀 연결 할당 값을 제공받아 상기 베이스 칩에 연결되는 상기 메모리에 따라서 상기 메모리의 핀들과 연결되는 상기 베이스 칩의 내부 핀들의 연결 순서를 변경하는 핀 구성 변경 로직부를 포함하는 것을 특징으로 하는 베이스 칩.
  8. 제 7 항에 있어서, 상기 핀 연결 할당 값은 상기 내부 핀들에 대한 상기 메모리의 액세스 요구 속도에 기초하여 결정되는 것을 특징으로 하는 베이스 칩.
  9. 제 8 항에 있어서, 상기 핀 구성 변경 로직부는 상기 액세스 속도 별로 상기 내부 핀들을 그룹화하는 적어도 하나 이상의 선택부를 포함하는 것을 특징으로 하는 베이스 칩.
  10. 제 9 항에 있어서, 상기 적어도 하나 이상의 선택부 각각은 상기 내부 핀들을 상기 달라지는 메모리의 해당 핀에 연결하는 적어도 하나 이상의 멀티플렉서로 구성되는 것을 특징으로 하는 베이스 칩.
  11. 제 10 항에 있어서, 상기 적어도 하나 이상의 선택부가 제1 선택부, 제2 선택부, 제3 선택부로 구성되는 경우, 상기 제1 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도는 상기 제2 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도보다 빠르고, 상기 제2 선택부에 의해 그룹화된 내부 핀들에 대한 액 세스 요구 속도는 상기 제3 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도보다 빠른 것을 특징으로 하는 베이스 칩.
  12. 패키지 기판위에 실장되는 베이스 칩;
    상기 베이스 칩과 연결되는 복수개의 핀을 구비한 메모리를 포함하며,
    상기 베이스 칩은,
    상기 베이스 칩에 연결되는 상기 메모리가 달라지는 경우, 상기 메모리의 핀들과 연결되는 상기 베이스 칩의 내부 핀들의 연결 순서를 변경하는 핀 구성 변경 회로;
    상기 핀 구성 변경 회로와 연결되는 패드부; 및
    상기 패드부와 연결되고, 상기 달라지는 메모리에 직접 연결되는 외부 핀들을 포함하는 것을 특징으로 하는 시스템 인 패키지.
  13. 제 12 항에 있어서, 상기 베이스 칩에 연결되는 상기 메모리가 달라지는 경우, 상기 달라지는 메모리의 복수개의 핀들은 서로 유사한 순서로 배치되어 있는 것을 특징으로 하는 시스템 인 패키지.
  14. 제 13 항에 있어서, 상기 핀 구성 변경 회로는,
    상기 연결되는 메모리의 타입에 기초하여 상기 복수개의 핀들의 연결 순서를 결정하는 핀 연결 할당 값을 저장하는 핀 구성 변경 레지스터; 및
    상기 핀 연결 할당 값을 제공받아 상기 베이스 칩에 연결되는 상기 메모리에 따라서 상기 메모리의 핀들과 연결되는 상기 베이스 칩의 내부 핀들의 연결 순서를 변경하는 핀 구성 변경 로직부를 포함하는 것을 특징으로 하는 시스템 인 패키지.
  15. 제 14 항에 있어서, 상기 핀 연결 할당 값은 상기 내부 핀들에 대한 상기 메모리의 액세스 요구 속도에 기초하여 결정되는 것을 특징으로 하는 시스템 인 패키지.
  16. 제 15 항에 있어서, 상기 핀 구성 변경 로직부는 상기 액세스 속도 별로 상기 내부 핀들을 그룹화하는 적어도 하나 이상의 선택부를 포함하는 것을 특징으로 하는 시스템 인 패키지.
  17. 제 16 항에 있어서, 상기 적어도 하나 이상의 선택부 각각은 상기 내부 핀들을 상기 달라지는 메모리의 해당 핀에 연결하는 적어도 하나 이상의 멀티플렉서로 구성되는 것을 특징으로 하는 시스템 인 패키지.
  18. 제 17 항에 있어서, 상기 적어도 하나 이상의 선택부가 제1 선택부, 제2 선택부 및 제3 선택부로 구성되는 경우, 상기 제1 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도는 상기 제2 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도보다 빠르고, 상기 제2 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도는 상기 제3 선택부에 의해 그룹화된 내부 핀들에 대한 액세스 요구 속도보다 빠른 것을 특징으로 하는 시스템 인 패키지.
  19. 시스템 인 패키지에 실장되는 베이스 칩의 핀 구성 변경 방법으로서,
    상기 베이스 칩에 연결되는 복수개의 핀을 구비한 메모리가 달라지는 경우, 상기 연결되는 메모리의 타입에 기초하여 상기 복수개의 핀들의 연결 순서를 결정하는 핀 연결 할당 값을 저장하는 단계; 및
    상기 핀 연결 할당 값을 제공받아 상기 베이스 칩에 연결되는 상기 메모리에 따라서 상기 메모리의 핀들과 연결되는 상기 베이스 칩의 내부 핀들의 연결 순서를 변경하는 단계를 포함하는 것을 특징으로 하는 핀 구성 변경 방법.
  20. 제 19 항에 있어서, 상기 핀 연결 할당 값은 상기 내부 핀들에 대한 상기 메모리의 액세스 요구 속도에 기초하여 결정되는 것을 특징으로 하는 핀 구성 변경 방법.
  21. 제 20 항에 있어서, 상기 연결 순서는 상기 액세스 속도별로 상기 내부 핀들을 적어도 하나 이상으로 그룹화하여 변경되는 것을 특징으로 하는 핀 구성 변경 방법.
  22. 제 21 항에 있어서, 상기 적어도 하나 이상으로 그룹화된 내부 핀들은 상기 달라지는 메모리의 해당 핀에 연결되는 것을 특징으로 하는 핀 구성 변경 방법.
KR1020070007684A 2007-01-25 2007-01-25 효과적인 시스템 인 패키지 구성을 위한 핀 구성 변경 회로 KR100852187B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070007684A KR100852187B1 (ko) 2007-01-25 2007-01-25 효과적인 시스템 인 패키지 구성을 위한 핀 구성 변경 회로
US12/005,258 US7729152B2 (en) 2007-01-25 2007-12-26 Pin configuration changing circuit, base chip and system in package including the same
TW097101173A TW200832667A (en) 2007-01-25 2008-01-11 Pin configuration changing circuit, base chip and system in package including the same
JP2008010913A JP5235425B2 (ja) 2007-01-25 2008-01-21 効果的なシステムインパッケージ構成のためのピン構成変更回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070007684A KR100852187B1 (ko) 2007-01-25 2007-01-25 효과적인 시스템 인 패키지 구성을 위한 핀 구성 변경 회로

Publications (2)

Publication Number Publication Date
KR20080070093A KR20080070093A (ko) 2008-07-30
KR100852187B1 true KR100852187B1 (ko) 2008-08-13

Family

ID=39725852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070007684A KR100852187B1 (ko) 2007-01-25 2007-01-25 효과적인 시스템 인 패키지 구성을 위한 핀 구성 변경 회로

Country Status (4)

Country Link
US (1) US7729152B2 (ko)
JP (1) JP5235425B2 (ko)
KR (1) KR100852187B1 (ko)
TW (1) TW200832667A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100108697A (ko) 2009-03-30 2010-10-08 삼성전자주식회사 데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치
US8782336B2 (en) * 2010-05-11 2014-07-15 Marvell World Trade Ltd. Hybrid storage system with control module embedded solid-state memory
KR20120086952A (ko) * 2011-01-27 2012-08-06 에스케이하이닉스 주식회사 반도체 메모리칩 및 이를 이용한 멀티칩 패키지
JP6315185B2 (ja) * 2014-03-25 2018-04-25 セイコーエプソン株式会社 物理量検出用回路、物理量検出装置、電子機器及び移動体
US20220102333A1 (en) * 2020-09-29 2022-03-31 Alibaba Group Holding Limited Configurable computer memory architecture

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244824B1 (ko) 1996-01-31 2000-02-15 니시무로 타이죠 반도체집적회로장치
JP2003014816A (ja) 2001-06-28 2003-01-15 Ando Electric Co Ltd 半導体試験装置のピンレジスタ回路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835395A (en) * 1991-02-07 1998-11-10 Texas Instruments Incorporated Eprom pinout option
US6160718A (en) * 1998-12-08 2000-12-12 Viking Components Multi-chip package with stacked chips and interconnect bumps
JP3813758B2 (ja) 1999-04-12 2006-08-23 エルピーダメモリ株式会社 半導体記憶装置
US6632705B1 (en) * 1999-10-13 2003-10-14 Samsung Electronics Co., Ltd. Memory modules and packages using different orientations and terminal assignments
KR100458869B1 (ko) * 2002-04-17 2004-12-03 삼성전자주식회사 부착 방향이 자유로운 반도체 칩 패키지
JP4025584B2 (ja) 2002-05-31 2007-12-19 エルピーダメモリ株式会社 半導体記憶装置
US6876562B2 (en) * 2002-10-17 2005-04-05 Micron Technology, Inc. Apparatus and method for mounting microelectronic devices on a mirrored board assembly
JP2005243132A (ja) * 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
JP4674850B2 (ja) 2005-02-25 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置
US7633764B2 (en) * 2005-04-27 2009-12-15 Broadcom Corporation Ball grid array configuration for reducing path distances
JP2007193923A (ja) * 2006-01-23 2007-08-02 Fujitsu Ltd 半導体デバイス

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244824B1 (ko) 1996-01-31 2000-02-15 니시무로 타이죠 반도체집적회로장치
JP2003014816A (ja) 2001-06-28 2003-01-15 Ando Electric Co Ltd 半導体試験装置のピンレジスタ回路

Also Published As

Publication number Publication date
TW200832667A (en) 2008-08-01
US20080212351A1 (en) 2008-09-04
JP2008182231A (ja) 2008-08-07
KR20080070093A (ko) 2008-07-30
JP5235425B2 (ja) 2013-07-10
US7729152B2 (en) 2010-06-01

Similar Documents

Publication Publication Date Title
KR100852187B1 (ko) 효과적인 시스템 인 패키지 구성을 위한 핀 구성 변경 회로
US20070051949A1 (en) Method and arrangment for testing a stacked die semiconductor device
KR100319887B1 (ko) 프로그래머블 출력핀 지정 수단을 구비하는 반도체 메모리장치 및 이의 테스트 모드시의 독출방법
CN110501628B (zh) 多通道封装及其测试装置和测试方法
JP2010278471A (ja) 半導体装置とモジュール
US7620869B2 (en) Semiconductor integrated circuit and BIST circuit design method
KR20130044048A (ko) 반도체 웨이퍼 및 이를 이용한 스택 패키지 제조방법
CN109426671B (zh) 一种边界扫描链的生成方法及装置、计算机可读存储介质
US11495318B2 (en) Memory device and method for using shared latch elements thereof
KR102479442B1 (ko) 반도체 메모리 및 이를 이용한 메모리 시스템
KR102295895B1 (ko) 반도체 장치 및 시스템
US6222211B1 (en) Memory package method and apparatus
JP5042469B2 (ja) 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ
JP3936630B2 (ja) 半導体試験装置または半導体装置の検査方法または半導体装置の製造方法
US20220171722A1 (en) Semiconductor device having plural signal buses for multiple purposes
US20070150781A1 (en) Apparatus with programmable scan chains for multiple chip modules and method for programming the same
US8982644B1 (en) Method and apparatus for memory control
JP2008226285A (ja) 集積回路システム
TWI592677B (zh) 使用共用轉換介面之記憶體測試方法與裝置
TWM526756U (zh) 記憶體封裝件之預燒板
KR20150027894A (ko) 반도체 장치
JP2006049586A (ja) 半導体装置
JP4151240B2 (ja) 半導体試験装置のピンレジスタ回路
Ghosh et al. Recovery of TSV Based 3D IC.
JP2006163688A (ja) スキャンチェーンの形成方法および集積回路の試験方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee