TWI592677B - 使用共用轉換介面之記憶體測試方法與裝置 - Google Patents

Description

使用共用轉換介面之記憶體測試方法與裝置

本發明係有關於半導體裝置之測試技術，特別係有關於一種使用共用轉換介面之記憶體測試方法與裝置。

動態隨機存取記憶體(DRAM)等半導體記憶體元件在晶圓、封裝與模組階段皆需要電性測試，以確定其係是否為良品以及運算速率等級。由於待測記憶體元件即使有相同功能與腳位編號，但其腳位定義依客戶端的產品設計各不相同。因此，測試機台即使有能力測試某類記憶體元件，但仍需要由客戶端提供測試程式與資料接腳溝通模式(或稱輸入/輸出測試模式，IO test mode)，方能測試待測記憶體元件的電性特性。記憶體元件的腳位編號依功能區分為電源、接地、輸入/輸出接腳(IO pin)與空接腳等等，對於每一腳位編號賦予個別功能所構成的配置即為資料接腳溝通模式。當測試過程中意欲更換不同資料接腳溝通模式之待測記憶體元件時，便需要更換對應線路連接之轉換介面與測試程式，故增加了測試生產線之產品轉換時間。其中，用以測試DRAM之轉換介面可稱之為高精度定位板(Hi-Fix board)。

配合參閱第1、2圖，針對現行的LPDDR DRAM測試 過程中例舉具有32 IO端之晶片以4個IO端簡化說明如後。如第1圖所示，某一DRAM客戶端對於第一待測記憶體元件會提供一第一資料接腳溝通模式Type-X，即第一種測試模式(test mode)，其包含之腳位列表(pin list)簡化為「DQ0/DQ1/DQ2/DQ3」。測試廠應製備對應於該第一資料接腳溝通模式Type-X之第一轉換介面130，在測試之前，應安裝該第一轉換介面130在一測試機110與一測試頭120之間。該第一轉換介面130具有一第一模式專用線路131，分別對應連接該測試機110之訊號輸出/輸入接點T_IO0、T_IO1、T_IO2、T_IO3至該測試頭120內探測單元121之腳位編號DQ0、DQ1、DQ2、DQ3。

如第2圖所示，另一DRAM客戶端對於第二待測記憶體元件會提供一第二資料接腳溝通模式Type-Y，即第二種測試模式(test mode)，其包含之腳位列表(pin list)簡化為「DQ16/DQ17/DQ18/DQ19」。測試廠應製備對應於該第二資料接腳溝通模式Type-Y之第二轉換介面140，在測試之前，應安裝該第二轉換介面140在該測試機110與該測試頭120之間。該第二轉換介面140具有一第二模式專用線路141，分別對應連接該測試機110之訊號輸出/輸入接點T_IO0、T_IO1、T_IO2、T_IO3至該測試頭120內探測單元121之腳位編號DQ16、DQ17、DQ18、DQ19。因此，欲測試不同資料接腳溝通模式的半導體記憶體元件時，必需要更換專用轉換介面，這增加了測試生產線之產品轉換時間。

為了解決上述之問題，本發明之主要目的係在於提供一種使用共用轉換介面之記憶體測試方法與裝置，故在半導體記憶體元件之測試過程中不需要更換轉換介面，而能測試多種資料接腳溝通模式之待測記憶體元件，藉以縮短測試生產線之產品轉換時間並降低轉換介面的成本。

本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種使用共用轉換介面之記憶體測試方法，包含以下步驟：提供一測試機，該測試機係具有針對測試一第一待測記憶體元件之複數個訊號輸出/輸入接點；提供一測試頭，該測試頭上結合有至少一探測單元，用以電接觸該第一待測記憶體元件與一第二待測記憶體元件之任一，其中該探測單元係具有複數個腳位編號，而該第一待測記憶體元件係具有一第一資料接腳溝通模式，該第二待測記憶體元件係具有一第二資料接腳溝通模式，該第一資料接腳溝通模式係不相同於該第二資料接腳溝通模式；以及，設置一共用轉換介面於該測試機與該測試頭之間，以作為該測試機與該測試頭之間的電性傳輸介面，該共用轉換介面係為一電路板並具有複數個第一線路，其係連接該些訊號輸出/輸入接點至對應於該第一資料接腳溝通模式之腳位編號，該共用轉換介面係更具有複數個第二線路，其係並聯於對應之該些第一線路並連接至對應於該第二資料接腳溝通模式之腳位編號。本發明另揭示一種使用共用轉換介面之記憶體測試裝置。

本發明的目的及解決其技術問題還可採用以下技術 措施進一步實現。

在前述記憶體測試方法中，該第二線路係Y形連接於該第一線路，以使該第二線路與該第一線路之分叉區段有相同線路長度。

在前述記憶體測試方法中，該探測單元係為結合槽座，該第一待測記憶體元件與該第二待測記憶體元件係為半導體封裝型態。

在前述記憶體測試方法中，當該第一資料接腳溝通模式內之腳位編號與該第二資料接腳溝通模式內之腳位編號為完全不相同時，該第一線路與該第二線路連接至該測試頭之數量恰好為該測試機之該些訊號輸出/輸入接點之數量整數倍。

在前述記憶體測試方法中，當該第一資料接腳溝通模式內之腳位編號與該第二資料接腳溝通模式內之腳位編號為部份重疊且功能相同時，該第二線路之數量係少於該第一線路之數量。

在前述記憶體測試方法中，當該第一資料接腳溝通模式內之腳位編號與該第二資料接腳溝通模式內之腳位編號為部份重疊且功能不相同時，該些第二線路所連接至對應於該第二資料接腳溝通模式之腳位編號係位於另一探測單元中。

T_IO0、T_IO1、T_IO2、T_IO3‧‧‧訊號輸出/輸入接點

T_IO4、T_IO5、T-IO6、T_IO7‧‧‧訊號輸出/輸入接點

DQ0、DQ1、DQ2、DQ3…、DQ19‧‧‧腳位編號

Type-X、A1、A2‧‧‧第一資料接腳溝通模式

Type-Y、B1、B2‧‧‧第二資料接腳溝通模式

110‧‧‧測試機

120‧‧‧測試頭

121‧‧‧探測單元

130‧‧‧第一轉換介面

131‧‧‧第一模式專用線路

140‧‧‧第二轉換介面

141‧‧‧第二模式專用線路

210‧‧‧測試機

220‧‧‧測試頭

221‧‧‧探測單元

230‧‧‧共用轉換介面

231‧‧‧第一線路

232‧‧‧第二線路

233‧‧‧Y連接節點

第1圖：在測試第一待測記憶體元件過程中之習知記憶體測試 系統之方塊示意圖。

第2圖：在測試第二待測記憶體元件過程中之習知記憶體測試系統之方塊示意圖。

第3圖：依據本發明之第一具體實施例，一種使用共用轉換介面之記憶體測試方法之裝置連接方塊示意圖。

第4圖：依據本發明之第一具體實施例，利用該記憶體測試方法測試第一待測記憶體元件之裝置連接方塊示意圖。

第5圖：依據本發明之第一具體實施例，利用該記憶體測試方法測試第二待測記憶體元件之裝置連接方塊示意圖。

第6圖：依據本發明之第二具體實施例，另一種使用共用轉換介面之記憶體測試方法之裝置連接方塊示意圖。

第7圖：依據本發明之第二具體實施例，利用該記憶體測試方法測試第一待測記憶體元件之裝置連接方塊示意圖。

第8圖：依據本發明之第二具體實施例，利用該記憶體測試方法測試第二待測記憶體元件之裝置連接方塊示意圖。

以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸 比例為一種選置性之設計，詳細之元件佈局可能更為複雜。

依據本發明之第一具體實施例，一種使用共用轉換介面之記憶體測試方法舉例說明於第3圖之裝置連接方塊示意圖、第4圖之在測試第一待測記憶體元件時之裝置連接方塊示意圖以及第5圖之在測試第二待測記憶體元件時之裝置連接方塊示意圖。一種使用共用轉換介面之記憶體測試方法主要包含以下步驟。

提供一測試機210，該測試機210係具有針對測試一第一待測記憶體元件之複數個訊號輸出/輸入接點T_IO0、T_IO1、T_IO2、T_IO3，用以提供電源、接地與訊號輸入/輸出。

提供一測試頭220，該測試頭220上結合有至少一探測單元221，用以電接觸該第一待測記憶體元件與一第二待測記憶體元件之任一，其中該探測單元221係具有複數個腳位編號DQ0、DQ1、DQ2、DQ3…、DQ16、DQ17、DQ18、DQ19，而該第一待測記憶體元件係具有一第一資料接腳溝通模式Type-X，該第二待測記憶體元件係具有一第二資料接腳溝通模式Type-Y，該第一資料接腳溝通模式Type-X係不相同於該第二資料接腳溝通模式Type-Y。在本實施例中，以4個IO腳位為例，該第一資料接腳溝通模式Type-X係包含一腳位列表，為DQ0、DQ1、DQ2、DQ3的排列組合，在該第一資料接腳溝通模式Type-X之定義下未列於腳位列表的腳位編號DQ4~DQ19係為空腳位(NC pin)。該第二資料接腳溝通模式Type-Y係包含另一腳位列表，為DQ16、DQ17、 DQ18、DQ19的排列組合，在該第二資料接腳溝通模式Type-Y之定義下未列於腳位列表的腳位編號DQ0~DQ15係為空腳位(NC pin)。該第一待測記憶體元件與該第二待測記憶體元件係可具有相同功能與相同腳位編號，例如LPDDR DRAM，而能安裝在該測試頭220之同一探測單元221中。但是該第一待測記憶體元件與該第二待測記憶體元件係具有不相同的測試模式(test mode)，即在相同腳位編號中部分或相同具有不相同的電源/接地/訊號定義。再者，該探測單元221係可為一封裝構造結合槽座，或可為一探針組。在本實施例中，該探測單元221係為結合槽座，該第一待測記憶體元件與該第二待測記憶體元件係為半導體封裝型態。

設置一共用轉換介面230於該測試機210與該測試頭220之間，以作為該測試機210與該測試頭220之間的電性傳輸介面，該共用轉換介面230係為一電路板並具有複數個第一線路231，其係連接該些訊號輸出/輸入接點T_IO0、T_IO1、T_IO2、T_IO3至對應於該第一資料接腳溝通模式Type-X之腳位編號DQ0、DQ1、DQ2、DQ3，該共用轉換介面230係更具有複數個第二線路232，其係並聯於對應之該些第一線路231並連接至對應於該第二資料接腳溝通模式Type-Y之腳位編號DQ16、DQ17、DQ18、DQ19。

較佳地，該第二線路232係Y形連接於該第一線路231，以使該第二線路232與該第一線路231之分叉區段有相同線 路長度，藉以減少或消除訊息傳遞速差。上述並聯位置係可參見第3圖之Y連接節點233。該第一線路231之分叉區段係指該第一線路231由該Y連接節點233往該該測試頭220之區段。

當該第一資料接腳溝通模式Type-X內之腳位編號DQ0、DQ1、DQ2、DQ3與該第二資料接腳溝通模式Type-Y內之腳位編號DQ16、DQ17、DQ18、DQ19為完全不相同時，該第一線路231與該第二線路232連接至該測試頭220之數量恰好為該測試機210之該些訊號輸出/輸入接點T_IO0、T_IO1、T_IO2、T_IO3之數量整數倍。在本實施例中，該第一線路231與該第二線路232連接至該測試頭220之數量係為該些訊號輸出/輸入接點之數量兩倍。

如第4圖所示，在測試第一待測記憶體元件時，一測試圖案係由該測試機210之該些訊號輸出/輸入接點T_IO0、T_IO1、T_IO2、T_IO3輸入或讀出，經由該共用轉換介面230之該些第一線路231分別溝通到該測試頭220之腳位編號DQ0、DQ1、DQ2、DQ3，其連接方式符合該第一資料接腳溝通模式Type-X，故能正確測試該第一待測記憶體元件。

如第5圖所示，不需要更換轉換介面之情況下，在測試第二待測記憶體元件時，一測試圖案係由該測試機210之該些訊號輸出/輸入接點T_IO0、T_IO1、T_IO2、T_IO3輸入或讀出，經由該共用轉換介面230之該些第一線路231之未分叉區段並經由Y連接節點233至該些第二線路232，分別溝通到該測試頭220 之腳位編號DQ16、DQ17、DQ18、DQ19，其連接方式符合該第二資料接腳溝通模式Type-Y，故能正確測試該第二待測記憶體元件。

因此，本發明提供一種使用共用轉換介面之記憶體測試方法與裝置，在半導體記憶體元件之測試過程中不需要更換轉換介面，而能測試多種資料接腳溝通模式之待測記憶體元件，藉以縮短測試生產線之產品轉換時間並降低轉換介面的成本。

依據本發明之第二具體實施例，一種使用共用轉換介面之記憶體測試方法舉例說明於第6圖之裝置連接方塊示意圖、第7圖之利用該記憶體測試方法測試第一待測記憶體元件之裝置連接方塊示意圖以及第8圖之利用該記憶體測試方法測試第二待測記憶體元件之裝置連接方塊示意圖。一種使用共用轉換介面之記憶體測試方法，主要包含以下步驟。

提供一測試機210，該測試機210係具有針對測試一第一待測記憶體元件之複數個訊號輸出/輸入接點T_IO0、T_IO1、T_IO2、T_IO3、T_IO4、T_IO5、T_IO6、T_IO7。

提供一測試頭220，該測試頭220上結合有至少一探測單元221，用以電接觸該第一待測記憶體元件與一第二待測記憶體元件之任一，其中該探測單元221係具有複數個腳位編號DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7、DQ8、DQ9、DQ10、DQ11、DQ12、DQ13，而該第一待測記憶體元件係具有一第一資料接腳溝通模式A1、A2，該第二待測記憶體元件係具 有一第二資料接腳溝通模式B1、B2，該第一資料接腳溝通模式A1、A2係不相同於該第二資料接腳溝通模式B1、B2。在本實施例中，以8個IO腳位為例，一部份之該第一資料接腳溝通模式A1係包含一腳位列表，為DQ0、DQ1、DQ2、DQ3的排列組合，其餘部份之該第一資料接腳溝通模式A2之腳位列表係為DQ4、DQ5、DQ6、DQ7的排列組合。一部份之該第二資料接腳溝通模式B1係包含一腳位列表，為DQ0、DQ1、DQ8、DQ9的排列組合，其餘部份之該第二資料接腳溝通模式B2之腳位列表係為DQ10、DQ11、DQ12、DQ13的排列組合。

設置一共用轉換介面230於該測試機210與該測試頭220之間，以作為該測試機210與該測試頭220之間的電性傳輸介面，該共用轉換介面230係為一電路板並具有複數個第一線路231，其係連接該些訊號輸出/輸入接點T_IO0、T_IO1、T_IO2、T_IO3、T_IO4、T_IO5、T_IO6、T_IO7至對應於該第一資料接腳溝通模式A1、A2之腳位編號DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7，該共用轉換介面230係更具有複數個第二線路232，其係並聯於對應之該些第一線路231並連接至對應於該第二資料接腳溝通模式B1、B2之腳位編號DQ0、DQ1、DQ8、DQ9、DQ10、DQ11、DQ12、DQ13。上述並聯位置係可參見第6圖之Y連接節點233。

當該第一資料接腳溝通模式A1內之腳位編號DQ0、DQ1、DQ2、DQ3與該第二資料接腳溝通模式B1內之腳位 編號DQ0、DQ1、DQ8、DQ9為部份重疊且功能相同時(如第6圖所示之腳位編號DQ0、DQ1)，該第二線路232之數量係少於該第一線路231之數量。

當該第一資料接腳溝通模式A2內之腳位編號DQ4、DQ5、DQ6、DQ7與該第二資料接腳溝通模式B2內之腳位編號DQ10、DQ11、DQ12、DQ13為不重疊且功能不相同時，該些第二線路232所連接至對應於該第二資料接腳溝通模式B2之腳位編號DQ10、DQ11、DQ12、DQ13係可位於同一探測單元221中。

當該第一資料接腳溝通模式內之腳位編號與該第二資料接腳溝通模式內之腳位編號為部份重疊且功能不相同時，該些第二線路所連接至對應於該第二資料接腳溝通模式之腳位編號係位於另一探測單元中(圖中未繪出)。

如第7圖所示，在測試第一待測記憶體元件時，一測試圖案係由該測試機210之該些訊號輸出/輸入接點T_IO0、T_IO1、…、T_IO7輸入或讀出，經由該共用轉換介面230之該些第一線路231分別溝通到該測試頭220之腳位編號DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7，其連接方式符合該第一資料接腳溝通模式A1、A2，故能正確測試該第一待測記憶體元件。

如第8圖所示，不需要更換轉換介面之情況下，在測試第二待測記憶體元件時，一測試圖案係由該測試機210之該 些訊號輸出/輸入接點T_IO0、T_IO1、…、T_IO7輸入或讀出，經由該共用轉換介面230之該些第一線路231之未分叉區段並經由Y連接節點233至該些第二線路232，分別溝通到該測試頭220之腳位編號DQ0、DQ1、DQ8、DQ9、DQ10、DQ11、DQ12、DQ13，其連接方式符合該第二資料接腳溝通模式B1、B2，故能正確測試該第二待測記憶體元件。

以上所揭露的僅為本發明較佳實施例而已，當然不能以此來限定本發明之權利範圍，因此依本發明權利要求所作的等同變化，仍屬本發明所涵蓋的範圍。

T_IO0、T_IO1、T_IO2、T_IO3‧‧‧訊號輸出/輸入接點

DQ0、DQ1、DQ2、DQ3‧‧‧腳位編號

DQ16、DQ17、DQ18、DQ19‧‧‧腳位編號

Type-X‧‧‧第一資料接腳溝通模式

Type-Y‧‧‧第二資料接腳溝通模式

210‧‧‧測試機

220‧‧‧測試頭

221‧‧‧探測單元

230‧‧‧共用轉換介面

231‧‧‧第一線路

232‧‧‧第二線路

233‧‧‧Y連接節點

Claims (8)

1. 一種使用共用轉換介面之記憶體測試方法，包含：提供一測試機，該測試機係具有針對測試一第一待測記憶體元件之複數個訊號輸出/輸入接點；提供一測試頭，該測試頭上結合有至少一探測單元，用以電接觸該第一待測記憶體元件與一第二待測記憶體元件之任一，其中該探測單元係具有複數個腳位編號，而該第一待測記憶體元件係具有一第一資料接腳溝通模式，該第二待測記憶體元件係具有一第二資料接腳溝通模式，該第一資料接腳溝通模式係不相同於該第二資料接腳溝通模式；以及設置一共用轉換介面於該測試機與該測試頭之間，以作為該測試機與該測試頭之間的電性傳輸介面，該共用轉換介面係為一電路板並具有複數個第一線路，其係連接該些訊號輸出/輸入接點至對應於該第一資料接腳溝通模式之腳位編號，該共用轉換介面係更具有複數個第二線路，其係並聯於對應之該些第一線路並連接至對應於該第二資料接腳溝通模式之腳位編號，其中該第二線路係Y形連接於該第一線路，以使該第二線路與該第一線路之分叉區段有相同線路長度。
2. 如申請專利範圍第1項所述之使用共用轉換介面之記憶體測試方法，其中該探測單元係為結合槽座，該第一待測記憶體元件與該第二待測記憶體元件係為半導體封裝型態。
3. 如申請專利範圍第1項所述之使用共用轉換介面之記憶體測 試方法，其中當該第一資料接腳溝通模式內之腳位編號與該第二資料接腳溝通模式內之腳位編號為完全不相同時，該第一線路與該第二線路連接至該測試頭之數量恰好為該測試機之該些訊號輸出/輸入接點之數量整數倍。
4. 如申請專利範圍第1項所述之使用共用轉換介面之記憶體測試方法，其中當該第一資料接腳溝通模式內之腳位編號與該第二資料接腳溝通模式內之腳位編號為部份重疊且功能相同時，該第二線路之數量係少於該第一線路之數量。
5. 如申請專利範圍第1項所述之使用共用轉換介面之記憶體測試方法，其中當該第一資料接腳溝通模式內之腳位編號與該第二資料接腳溝通模式內之腳位編號為部份重疊且功能不相同時，該些第二線路所連接至對應於該第二資料接腳溝通模式之腳位編號係位於另一探測單元中。
6. 一種使用共用轉換介面之記憶體測試裝置，包含：一測試機，係具有針對測試一第一待測記憶體元件之複數個訊號輸出/輸入接點；一測試頭，其上結合有至少一探測單元，用以電接觸該第一待測記憶體元件與一第二待測記憶體元件之任一，其中該探測單元係具有複數個腳位編號，而該第一待測記憶體元件係具有一第一資料接腳溝通模式，該第二待測記憶體元件係具有一第二資料接腳溝通模式，該第一資料接腳溝通模式係不相同於該第二資料接腳溝通模式；以及一共用轉換介面，係設置於該測試機與該測試頭之間，以作為該測試機與該測試頭之間的電性傳輸介面，該共用轉換 介面係為一電路板並具有複數個第一線路，其係連接該些訊號輸出/輸入接點至對應於該第一資料接腳溝通模式之腳位編號，該共用轉換介面係更具有複數個第二線路，其係並聯於對應之該些第一線路並連接至對應於該第二資料接腳溝通模式之腳位編號，其中該第二線路係Y形連接於該第一線路，以使該第二線路與該第一線路之分叉區段有相同線路長度。
7. 如申請專利範圍第6項所述之使用共用轉換介面之記憶體測試裝置，其中當該第一資料接腳溝通模式內之腳位編號與該第二資料接腳溝通模式內之腳位編號為完全不相同時，該第一線路與該第二線路連接至該測試頭之數量恰好為該測試機之該些訊號輸出/輸入接點之數量整數倍。
8. 如申請專利範圍第6項所述之使用共用轉換介面之記憶體測試裝置，其中當該第一資料接腳溝通模式內之腳位編號與該第二資料接腳溝通模式內之腳位編號為部份重疊且功能相同時，該第二線路之數量係少於該第一線路之數量。