KR100254564B1 - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
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Abstract
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 동일 디바이스에 다양한 패키지를 사용할 수 있는 반도체 장치에 관한 것으로서, 복수개의 패드들과; 복수개의 입/출력 포트들을 구비하는 주 회로부와; 복수개의 제 1의 배선들과; 복수개의 제 2의 배선들과; 상기 제 2 배선들의 일단은 상기 패드들과 각각 연결되고, 복수개의 제 3의 배선들과; 상기 제 3의 배선들의 일단은 상기 입/출력 포트들과 각각 연결되고, 상기 제 3 의 배선들의 타단들은 상기 제 1 배선들과 각각 연결되며, 상기 제 1 내지 제 3 배선들의 교차점이 정의되고, 상기 배선들 상호간을 선택적으로 연결하기 위한 복수개의 컨택 영역들이 형성된다. 이와 같은 구조로서 패드와 주 회로부의 포트들을 선택적으로 연결할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 패드와 포트간을 선택적으로 연결할 수 있는 반도체 장치에 관한 것이다.
마이크로 컨트롤 유니트(micro control unit)가 내장된 마이컴 칩(micom chip)은 프로그램 종류에 따라 동일 칩이라도 그 용도가 다양하다. 도 1은 마이컴 내부의 구성을 보여주는 블록도로서, 패드들(PAD #0 ∼PAD #i)과 주 회로부(100)로 구비되어 있다. 마이컴 칩은 패드들(PAD #0∼PAD #i)과 입/출력 포트들(I/O PORT #O ∼I/O PORT#i)이 일대일로 대응됨에 따라 다양한 패키지를 사용하는데 어려움이 있다. 그러므로 동일한 디바이스라 할지라도 응용처에 따라 28핀, 42핀, 44핀을 갖는 DIP(Dual In Line Package), SDIP(Shrink Dual In Line Package), QFP 패키지(Quad Flat Package)를 사용할 수 있다. 이는 필요한 포트(패드)를 자유롭게 선택하여 핀들 수가 각기 다른 패키지를 이용할 수 있어야 한다. 그러나 포트와 패키지는 도 1과 같이 일대일로 고정되어 있어 동일 디바이스의 원하는 응용처에 맞는 패키지를 다양하게 사용할 수 없게 되는 문제점이 발생하게 된다.
따라서, 본 발명의 목적은 패드와 포트를 선택적으로 연결하므로써 응용처에 맞는 패키지를 만들 수 있도록 하기 위함이다.
도 1은 종래 기술에 따른 반도체 장치의 구성을 보여주는 블록도:
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 블록도:
*도면의 주요부분에 대한 부호 설명
100 : 주 회로부 A0∼Ai : 제 1 배선
BO∼Bi : 제 2 배선 CO∼Ci : 제 3 배선
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 복수개의 패드들과; 복수개의 입/출력 포트들을 구비하는 주 회로부와; 복수개의 제 1의 배선들과; 복수개의 제 2의 배선들과; 상기 제 2 배선들의 일단은 상기 패드들과 각각 연결되고, 복수개의 제 3의 배선들과; 상기 제 3의 배선들의 일단은 상기 입/출력 포트들과 각각 연결되고, 상기 제 3 의 배선들의 타단들은 상기 제 1 배선들과 각각 연결되며, 상기 제 1 내지 제 3 배선들의 교차점이 정의되고, 상기 배선들 상호간을 선택적으로 연결하기 위한 복수개의 컨택 영역들이 형성된다.
본 발명의 또 다른 일특징에 의하면, 제 1 의 방향(열 방향)으로 배열되는 복수개의 패드들과; 상기 제 1의 방향으로 그리고 상기 패드들과 평행하게 배열되는 복수개의 입/출력 포트들을 구비하는 주 회로부와; 제 1 의 반도체 층상에서 상기 제 1 의 방향으로 신장하는 제 1 의 배선들과; 상기 제 1 반도체 층과는 상이한 상기 제 2의 반도체 층상에서 상기 제 1의 방향과 직교하는 제 2 방향(행방향)으로 신장하는 제 2 배선들과; 상기 제 2 배선들은 일단들이 상기 패드들에 각각 연결되고, 상기 제 2의 반도체 층상에서 상기 제 2의 방향으로 신장하는 제 3의 배선들과; 상기 제 3 배선들은 일단들이 상기 입/출력 포트와 각각 연결되고, 상기 제 3 배선들의 타단들은 상기 제 1 배선들과 각각 연결되며, 상기 제 1 내지 제 3 배선들의 교차점이 정의되고, 상기 배선들 상호간을 선택적으로 연결하기 위한 복수개의 컨택 영역들을 포함한다.
본 발명의 다른 일 특징에 의하면, 제 1 의 방향(열 방향)으로 배열되는 복수개의 패드들과; 상기 제 1의 방향으로 그리고 상기 패드들과 평행하게 배열되는 복수개의 입/출력 포트들을 구비하는 주 회로부와; 제 1 의 반도체 층상에서 상기 제 1 의 방향으로 신장하는 제 1 의 배선들과; 상기 제 1 반도체 층과는 상이한 제 2의 반도체 층상에서 상기 제 1의 방향과 직교되는 제 2의 방향(행방향)으로 신장하는 제 2 배선들과; 상기 제 2 배선들은 일단들이 상기 패드들에 각각 연결되고, 상기 제 1 및 제 2 반도체 층과는 상이한 제 3의 반도체 층상에서 상기 제 2의 방향으로 신장하는 제 3의 배선들과; 상기 제 3 배선들은 일단들이 상기 입/출력 포트와 각각 연결되고, 상기 제 3 배선들의 타단들은 상기 제 1 배선들과 각각 연결되며, 상기 제 1 내지 제 3 배선들의 교차점이 정의되고, 상기 배선들 상호간을 선택적으로 연결하기 위한 복수개의 컨택 영역들을 포함한다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 2에 의거하여 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 칩과 그 구성을 보여주는 도면이다.
도 2를 참조하면, 외부 패키지 핀에 연결되고 칩 내부에 구비되는 패드들(PAD #0∼PAD #i)과 주 회로부(100)로 나눌 수 있으며, 상기 주 회로부(100)는 상기 패드들 중 어느 하나에 선택적으로 연결되는 입/출력 포트들(I/O PORT #0 ∼I/O PORT #i)을 포함한다. 상기 패드들(PAD #0∼PAD #i)은 열 방향으로 배열되고, 입/출력 포트들(I/O PORT #0 ∼I/O PORT #i)도 상기 패드들(PAD #0∼PAD #i)과 동일한 방향으로 나란히 배열되며, 상기 패드들(PAD #0∼PAD #i)과 입/출력 포트들(I/O PORT #0 ∼I/O PORT #i) 사이에는 행방향으로 복수개의 제 1 배선들(A0∼Ai)이 신장된다. 더불어 상기 패드들(PAD #0∼PAD #i)에 일단이 접속되는 제 2 배선들(BO∼Bi)은 상기 패드들(PAD #0∼PAD #i)의 배열 방향과 직교되는 행방향으로 배열 된다. 그리고 제 3 배선들(C0∼Ci)의 일단들은 상기 포트들(I/O PORT #0 ∼I/O PORT #i)에 각각 접속되고, 타단들이 상기 제1 배선들(A0∼Ai)에 접속된다. 상기 제 1 배선들(A0∼Ai)은 제 1 반도체 층에서 형성되고, 제 2 배선들(B0∼Bi)은 상기 제 1 반도체 층과는 상이한 제 2 반도체 층상에 형성된다. 나머지 제 3 배선들(CO∼Ci)은 상기 제 2 반도체 층상과 동일한 층에 형성될 수 있으며, 상기 제 1 및 제 2 의 반도체 층과는 상이한 제 3 반도체 층상에 형성될 수 있다.
다시 도 2를 참조하면, 상기 주 회로부(100)를 마이컴 칩 내부의 로직 블록(logic block)이라면, 내부에 배열되는 입출력 포트들(I/O PORT #0∼I/O PORT #i)과 패드들(PAD #0∼PAD #i)을 연결해야 한다. 이때, 제 1 배선들(A0∼Ai)과 제 3 배선들(CO∼Ci)은 순차적으로 각각 연결되어 있다고 하자. 다시 말해 서로 다른 반도체 층상에 배열되는 제 1 배선들(A0∼Ai)및 제 3 배선들(CO∼Ci)이 오버랩되는 영역인 A0-C0, A1-C1, Ai-Ci에 컨택이 형성된다고 하자. 이때, 제 1 패드(PAD #0)와 제 1 포트(I/O PORT #0)를 연결하고자 한다면, 제 1 포트(I/O PORT #0)에 일단이 접속되고 제 3 배선(C0)에 타단이 접속되는 제 3 배선(C0)의 제 1 노드(N1)가 결정되고, 상기 제 1 패드(PAD #0)에 일측이 접속되는 제 2 배선(BO)과 제 1 배선(A0)이 교차하는 영역에 컨택을 형성하여 상기 제 1 노드(N1)를 통해 제 1 포트(I/O PORT #0)와 제 1 패드(PAD #0)를 연결한다.
계속해서, 제 2 패드(PAD #1)와 I번째 입출력 포트(I/O PORT #i)를 연결하고자 한다면, I번째 입출력 포트(I/O PORT #i)에 일단이 접속되는 제 3 배선(Ci)의 타단이 제 1 배선(Ai)과 접속되도록 Ni이 정의된다. 그리고 상기 선택된 제 3 배선(Ai)과 제 2 패드(PAD #1)에 일단이 접속되는 제 2 배선(B1)이 교차하는 영역에 컨택을 형성하여 제 2 패드(PAD #1)와 I 번째 입/출력 포트(I/O PORT #i)가 선택적으로 연결되도록 한다.
상술한 바와 같이, 패드 위치에 따라 패키지 본딩이 결정되어 포트와 패드가 일대일로 고정되어 동일한 디바이스내의 응용처에 따라 다양한 패키지를 사용할 수 없던 종래에 비해 본 발명에서는 선택적으로 포트와 패드를 연결할 수 있다. 그러므로 패키지 타입이나 패키지 핀 수에 따라 필요한 응용처에 따라 동일한 디바이스의 패키지를 다양하게 이용할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
따라서, 본 발명은 하나의 포트에 패드들이 고정되지 않으므로 동일 디바이스에 다양한 패키지를 이용할 수 있는 효과가 있다.
Claims (3)
- 복수개의 패드들과;복수개의 입/출력 포트들을 구비하는 주 회로부와;복수개의 제 1의 배선들과;복수개의 제 2의 배선들과;상기 제 2 배선들의 일단은 상기 패드들과 각각 연결되고,복수개의 제 3의 배선들과;상기 제 3의 배선들의 일단은 상기 입/출력 포트들과 각각 연결되고, 상기 제 3 의 배선들의 타단들은 상기 제 1 배선들과 각각 연결되며,상기 제 1 내지 제 3 배선들의 교차점이 정의되고, 상기 배선들 상호간을 선택적으로 연결하기 위한 복수개의 컨택 영역들이 형성되는 반도체 장치.
- 제 1 의 방향(열 방향)으로 배열되는 복수개의 패드들과;상기 제 1의 방향으로 그리고 상기 패드들과 평행하게 배열되는 복수개의 입/출력 포트들을 구비하는 주 회로부와;제 1 의 반도체 층상에서 상기 제 1 의 방향으로 신장하는 제 1 의 배선들과;상기 제 1 반도체 층과는 상이한 상기 제 2의 반도체 층상에서 상기 제 1의 방향과 직교하는 제 2 방향(행방향)으로 신장하는 제 2 배선들과;상기 제 2 배선들은 일단들이 상기 패드들에 각각 연결되고,상기 제 2의 반도체 층상에서 상기 제 2의 방향으로 신장하는 제 3의 배선들과;상기 제 3 배선들은 일단들이 상기 입/출력 포트와 각각 연결되고, 상기 제 3 배선들의 타단들은 상기 제 1 배선들과 각각 연결되며,상기 제 1 내지 제 3 배선들의 교차점이 정의되고, 상기 배선들 상호간을 선택적으로 연결하기 위한 복수개의 컨택 영역들을 포함하는 반도체 장치.
- 제 1 의 방향(열 방향)으로 배열되는 복수개의 패드들과;상기 제 1의 방향으로 그리고 상기 패드들과 평행하게 배열되는 복수개의 입/출력 포트들을 구비하는 주 회로부와;제 1 의 반도체 층상에서 상기 제 1 의 방향으로 신장하는 제 1 의 배선들과;상기 제 1 반도체 층과는 상이한 제 2의 반도체 층상에서 상기 제 1의 방향과 직교되는 제 2의 방향(행방향)으로 신장하는 제 2 배선들과;상기 제 2 배선들은 일단들이 상기 패드들에 각각 연결되고,상기 제 1 및 제 2 반도체 층과는 상이한 제 3의 반도체 층상에서 상기 제 2의 방향으로 신장하는 제 3의 배선들과;상기 제 3 배선들은 일단들이 상기 입/출력 포트와 각각 연결되고, 상기 제 3 배선들의 타단들은 상기 제 1 배선들과 각각 연결되며,상기 제 1 내지 제 3 배선들의 교차점이 정의되고, 상기 배선들 상호간을 선택적으로 연결하기 위한 복수개의 컨택 영역들을 포함하는 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970071283A KR100254564B1 (ko) | 1997-12-20 | 1997-12-20 | 반도체 장치 |
| US09/151,434 US6159774A (en) | 1997-12-20 | 1998-09-11 | Multi-layer interconnection layout between a chip core and peripheral devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970071283A KR100254564B1 (ko) | 1997-12-20 | 1997-12-20 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990051868A KR19990051868A (ko) | 1999-07-05 |
| KR100254564B1 true KR100254564B1 (ko) | 2000-05-01 |
Family
ID=19527993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970071283A KR100254564B1 (ko) | 1997-12-20 | 1997-12-20 | 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6159774A (ko) |
| KR (1) | KR100254564B1 (ko) |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775942A (en) * | 1985-12-09 | 1988-10-04 | International Business Machines Corporation | Seed and stitch approach to embedded arrays |
| GB8720605D0 (en) * | 1987-09-02 | 1987-10-07 | British Telecomm | Communications switch |
| US5644496A (en) * | 1989-08-15 | 1997-07-01 | Advanced Micro Devices, Inc. | Programmable logic device with internal time-constant multiplexing of signals from external interconnect buses |
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-
1997
- 1997-12-20 KR KR1019970071283A patent/KR100254564B1/ko not_active IP Right Cessation
-
1998
- 1998-09-11 US US09/151,434 patent/US6159774A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6159774A (en) | 2000-12-12 |
| KR19990051868A (ko) | 1999-07-05 |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
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| FPAY | Annual fee payment |
Payment date: 20130131 Year of fee payment: 14 |
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