KR0135237B1 - 반도체 장치 - Google Patents

Abstract

패드로의 배선 길이를 짧게 한다. 배선 영역을 축소한다.

각각이 출력 단자(125)를 갖고 있는 어드레스 생성 셀이 좌우로 복수단 접속되어 이루어지는 외부 어드레스 생성 유니트(102)와, 각 어드레스 생성 셀에 1대 1대응하여 접속된 출력 패드 및 그 부속 회로로 구성되는 어드레스 출력 셀(101)을 갖고 있는 마이크로 프로세서(100)에 있어서, (1) 외부 어드레스 생성 유니트(102)는 칩의 코너 바로 가까이에 배치되고, (2) 어드레스 출력 셀(101)은 상기 코너를 사이에 두는 2변에 거의 균등하게 배치되며, (3) 각 어드레스 생성 셀로부터의 배선(105)의 인출 방향은 대응하는 어드레스 출력 셀이 배치되어 있는 변에 따라 다르게 되어 있다.

Description

반도체 장치

제1도는 본 발명의 한 실시예를 도시하는 마이크로 프로세서의 평면도.

제2도는 제1도의 실시예에서 이용되는 어드레스 생성 셀의 배선 레이앗도.

제3도는 종래의 마이크로 프로세서의 평면도.

제4도는 본 발명의 실시예 및 종래예를 설명하기 위한 어드레스를 생성 셀의 블록도.

제5도는 종래 예에서 이용되는 어드레스 생성 셀의 배선 레이아웃도.

* 도면의 주요부분에 대한 부호의 설명

100,300 : 마이크로 프로세서 101,301 : 어드레스 출력 셀

102,302 : 외부 어드레스 생성 유니트 103,303 : 외부 어드레스 생성 제어부

104,304 : 내부 어드레스 생성 유니트

105,208,209,227,305,408,409,427,508,509,527 : 배선

125,225,325,425,525 : 어드레스 출력 단자

200,400,500 : 어드레스 생성 셀 229,426,428,429,529 : 신호선

401,402,403,404 : 레지스터 405 : 래치

406 : 4-1 셀렉터 407 : 풀 애더

410∼424 : 제어 배선

본 발명은 마이크로 프로세서 등의 반도체 장치의 레이아웃에 관한 것으로, 특히 출력 패드 또는 입출력 패드와 그들 패드로의 신호를 생성 내지 처리하는 회로 사이의 배선의 평면 배치에 관한 것이다.

32비트 마진의 마이크로 프로세서는 32비트 길이의 어드레스 정보 생성·데이타 처리를 위한 하드웨어(데이타 패스)를 갖는다. 이 데이타 패스는 32비트 폭의 어드레스 정보 생성·데이타 처리용의 복수의 유니트를 상하방향으로 여러 겹으로 쌓아 구성된다. 각 유니트는 리프 셀이라 칭해지는 1비트분의 레이아웃셀을, 대개의 경우는 임의의 규칙의 비트 번호 순에 따라 좌우 방향으로 32개 배열하여 배치한 것이다. 데이타 패스 내부의 각 유니트는 복수 계통의 32비트 길이의 버스에 상호로 접속되어 데이타를 수수하여 처리를 행한다. 이들 버스라 칭해지는 신호 경로는 금속 배선에 의해 구성되고, 각 유니트의 리프 셀은 복수의 유니트를 상하방향으로 여러 겹으로 쌓을 때에 이들 버스 배선이 직선이 되도록 배려된 설계로 되어 있다.

또, 32비트 마진의 마이크로 프로세서는 32개의 어드레스 출력 셀과 32개의 데이타 입출력 셀을 갖고 있다.

어드레스 출력 셀은 1비트의 어드레스 정보를 칩 외부로 취출하기 위한 수단으로, 본딩·패드, 출력 버퍼, 및 출력 버퍼의 제어 회로로 구성된다. 마찬가지로, 데이타 입출력 셀은 본딩·패드, 입력·출력 버퍼, 및 이 입력·출력 버퍼를 제어하는 제어 회로로 구성된다.

32개의 어드레스 출력 셀 및 32개의 데이타 입출력 셀은 각각 데이타 패스를 구성하는 복수의 유니트의 1개와 금속 배선으로 이루어지는 다발의 선을 가지고 접속된다. 즉, 다른 유니트와 협동하여 외부 어드레스 정보를 생성하는 외부 어드레스 생성 유니트는 32개의 금속 배선에 의해 어드레스 출력 셀과 접속되고, 또 출력 데이타를 생성하여 입력 데이타를 처리하는 데이타 생성·처리 유니트는 32개의 금속 배선에 의해 데이타 입출력 셀과 접속되어 있다.

제3도는 32비트 마이크로 프로세서의 어드레스 출력 셀 관계의 종래의 평면 배치를 도시하는 도면이다. 마이크로 프로세서(300)은 2층의 금속 배선과 1층의 폴리 실리콘 배선을 사용한 반도체 제조 프로세스에 의해 제조된다. 여기에서는 2층의 금속 배선을 하부 층으로부터 차례로 제1금속 배선과 제2금속 배선이라 칭한다.

제3도에는 외부 어드레스 생성 유니트(302)와 내부 어드레스 생성 유니트(304)의 2개의 유니트만 도시되어 있지만, 실제는 다수의 유니트가 상하 방향으로 여러 겹으로 쌓여 있다. 이들 유니트는 칩의 변(306)과 평행하게 뻗는 3계통의 내부 접속용 버스(도시하지 않음)에 의해 상호로 접속되어 있다. 본 종래 예에서는 이 내부 접속용의 버스 배선으로서 제2금속 배선이 사용되어 있다.

외부 어드레스 생성 유니트(302)에는 3계통의 내부 접속용 버스외에 어드레스 출력 셀(301) 사이를 접속하기 위한 버스가 설치되어 있다. 즉, 외부 어드레스 생성 유니트의 하단에 설치된 32개의 어드레스 출력 단자(325)는 각각 배선(305)에 의해 어드레스 출력 셀(301)과 접속되어 있다.

외부 어드레스 생성 유티느(302)에는 외부 어드레스 생성 제어부(303)으로부터의 제어 신호를 전달하는 제어 배선이 접속된다. 이들 제어 배선은 제1금속 배선에 의해 구성되어 외부 어드레스 생성 유니트(302)의 전체 폭을 횡단하도록 칩의 변(307 및 308)과 평행하게 부설되어 있다. 외부 어드레스 생성 유니트(302) 내에는 32비트분의 레지스터가 4개, 4개의 레지스터의 출력이 입력되어 그들 4입력 중의 하나를 선택하여 출력하는 4-1 셀렉터(4입력 셀렉터)가 1개, 어드레스의 인크리멘터(32비트 폭)이 있고, 외부 어드레스 생성 제어부(303)에서 생성되는 제어 신호가 이들 레지스터나 셀렉터나 인크리멘터의 동작을 제어한다.

이 외부 어드레스 생성 유니트(302)는 32개의 어드레스 생성 셀로 구성된다. 1개의 어드레스 생성 셀은 1비트분의 외부 어드레스를 생성한다. 이 외부 어드레스 정보는 각 셀마다 설치된 어드레스 출력 단자(325)로부터 출력된다. 1개의 어드레스 생성 셀은 1비트분의 레지스터가 4개, 1개의 4-1 셀렉터와 1개의 풀 애더로 구성되어 있다. 32개의 어드레스 생성 셀은 외부 어드레스 생성 유니트가 다른 유니트와 중복될 때 버스 배선이 직선적으로 병행하게 뻗을 수 있도록 배치되고, 동시에 외부 어드레스 생성 제어부(303)으로부터 출력되는 각 레지스터에 대한 4계통의 스트로브 신호, 4-1 셀렉터의 4계통의 선택 신호는 각각 상술한 제어 배선에 의해 32개의 어드레스 생성 셀에 공통으로 전달된다.

제4도는 어드레스 생성 셀의 구성을 도시하는 블럭도이다. 제4도에 있어서, 참조 번호(400)은 어드레스 생성 셀이고, 참조 번호(401,402,403 및 404)는 레지스터이며, 참조 번호(405)는 래치이고, 참조 번호(406)은 4-1 셀렉터이며, 참조 번호(407)은 풀 애더로, 각가 1 비트의 신호를 취급한다. 참조 번호(408,409 및 427)은 데이타 패스 내의 내부 접속에 이용되는 3계통의 버스를 구성하는 배선으로, 그중 배선(427)은 내부 어드레스 생성 유니트(304)와의 접속에 사용된다. 배선(408,409 및 427)은 레이아웃에서는 어드레스 생성 셀(400)의 리프 셀 상을 통과하고, 그리고 적절한 개소에서 콘택트 홀을 통해 어드레스 생성 셀(400) 내의 회로와 접속된다.

참조번호(410∼424)는 제3도에 도시된 외부 어드레스 생성 제어부(303)으로부터 도출된 제어 배선으로, 이 배선도 적절한 개소에서 콘택트 홀을 통해 어드레스 생성 셀 내의 회로와 접속되어 있다. 제어 배선(410)은 래치(405)의 래치 신호로 이루어지는 클럭을 전달한다. 제어 배선(411 및 412)는 레지스터(401)에 대한 스트로브 신호를 전달하고, 제어 배선(413 및 414)는 래지스터(402)에 대한 스트로브 신호를 전달하며, 제어 배선(415 및 416)은 레지스터(403)에 대한 스트로브 신호를 전달하고, 그리고 제어 배선(417,418 및 419)는 레지스터(404)에 대한 스트로브 신호를 전달한다. 또, 제어 배선(420,421,422 및 423)은 4-1 셀렉터의 선택 신호를 제공한다.

이해하기 쉽게 하기 위하여, 제4도에서는 제어 배선(410∼423)으로서 nMOS 트랜지스터에 게이트 신호를 제공하는 배선이 1개씩 도시되어 있을뿐이지만, 실제의 레이아웃에서는 pMOS 트랜지스터에 게이트 신호를 제공하는 제어 배선도 설치되어 있다. 참조 번호(424)는 셀렉터(406)에 대한 출력 마스크 신호를 제공하는 제어 배선이다. 참조 번호(425)는 어드레스 생성 셀(400)으로부터 어드레스 출력 셀(301)로 출력 신호를 송출하는 어드레스 출력 단자이다. 참조 번호(426)은 풀 애더(407)의 캐리 출력을 송출하는 신호선이고, 참조 번호(428)은 풀 애더(407)로의 캐리 입력을 전달하는 신호선이다. 참조 번호(429)는 풀 애더(407)의 출력 신호를 담당하는 신호선이다.

제어 배선(410∼424)는 외부 어드레스 생성 유니트(302) 내의 32개의 어드레스 생성 셀에 대해 공통으로 제3도의 좌우방향으로 제1금속 배선에 의해 배선되어 있다. 신호선(426 및 428)도 레이아웃에서는 좌우방향으로 제1금속 배선에 의해 배선되어 있다. 배선(408,409 및 427)은 비트마다 데이타 패스 내의 리프 셀에 공통으로, 레이아웃에서는 제3도의 상하방향으로 제2금속 배선에 의해 배선되어 있다. 또, 신호선(429)는 어드레스 생성 셀(400)의 내부 신호만을 담당하는 배선이지만, 레이아웃에서는 제3도의 상하방향으로 제2금속 배선에 의해 배선되어 있다.

제5도는 어드레스 생성 셀에서의 제2금속 배선의 배치를 도시하는 레이아웃도이다. 제5도중 배선(508,509 및 527), 어드레스 출력 단자(525), 신호선(529)는 각각 제4도 중 배선(408,409 및 427), 어드레스 출력 단자(425), 신호선(429)에 대응하고 있다.

여기에서, 출력 단자(525)를 어드레스 출력 셀(301)에 접속하기 위한 배선에 대해 설명한다. 어드레스 출력 단자(525)는 어드레스 생성 셀(500)의 하단에 배치되어 있고, 이것을 어드레스 생성 셀의 상측으로부터 인출하는 것은 제2금속 배선인 신호선(529)와 경합하기 때문에, 출력 단자(525)는 어드레스 생성 셀의 하변에서만 취출된다.

제3도에 도시되는 바와 같이, 32개의 어드레스 출력 셀(301-0∼301-3)은 마이크로 프로세서(300)의 변(306)을 따라 배치되어 있다. 그리고, 외부 어드레스 생성 유니트(302)는 마이크로 프로세서(300)의 데이타 패스의 단이 아닌 부분에 배치되어 있다. 다시 말하면, 데이타 패스 내에는 외부 어드레스 생성 유니트(302)와 변(307 및 308) 사이에는 다른 유니트가 존재하고 있다. 제3도의 어드레스 출력 단자(325)는 제5도의 어드레스 출력 단자(525)에 대응하고 있는 단자이지만, 제3도에서는 각 비트의 단자를 구별하기 위해 325-0∼325-15로 첨자가 부착되어 있다.

외부 어드레스 생성 유니트(302)와 어드레스 출력 셀(301) 사이의 배선(305)는 제3도에 도시되는 바와 같이, 32개의 어드레스 출력 단자(325)는 먼저 제2금속 배선에 의해 하부 방향으로 취출된 다음에, 제1금속 배선으로 변환된 후, 변(306)을 향하여 인출되며, 이어서 상부 방향 또는 하부 방향으로 연장된 후, 어드레스 출력 셀(301)에 도달하고 있다. 또, 배선(305) 및 어드레스 출력 셀(301)에도 비트마다 구성 요소를 구별하기 위해 어드레스 출력 단자(325)에 대응하는 첨자(-0∼-15∼-31)가 부착되어 있다.

외부 어드레스 생성 유니트(302)와 어드레스 출력 셀(301) 사이의 배선이 상기와 같이 형성된 경우, 외부 어드레스 생성 유니트(302)와 내부 어드레스 생성 유니트(304) 사이에는 제1금속 배선 32개분의 배선 영역이 필요하게 된다. 또, 변(306)을 따라 배치한 어드레스 출력 셀의 열 사이에 제1금속 배선 16개분의 배선 영역이 필요하게 된다. 후자의 배선 영역은 최소인 경우로, 어드레스 출력 셀의 열의 중앙[즉, 어드레스 출력 단자 셀(301-15)]가 전자의 배선 영역의 폭의 중앙부(302와 304 사이의 중앙부에서 분리되면, 이 배선 영역에는 보다 넓은 면적이 필요하게 된다.

여기에서, 각각의 배선의 궤적을 지나 관찰하면, 예를 들면, 어드레스 출력 단자(325-0)과 어드레스 출력 셀(301-0) 사이를 배선(305-0)으로부터 변(306)과 평행하게 제2금속 배선에 의해 제1금속 배선 32개분의 길이만큼 배선을 인출하고, 다음에 제1금속 배선에 다시 접속하여 변(307)에 평행하게 변(306)으로 향하여 데이타 패스의 폭 정도만큼의 길이를 배선한다. 데이타 패스로부터 우측으로 나온 경우, 하부 방향으로 어드레스 출력 셀(301-0)의 단자의 위치까지 끌어내어 그것으로부터 제1금속 배선 16개분만큼 변(307)에 병행하게 끌어내어 어드레스 출력 셀(301-0)의 단자에 접속한다.

또, 예를 들면, 단자(325-15)와 출력 셀(301-15)를 배선(305-15)에 의해 접속하는 것은 먼저 유니트(302)의하변에 있는 단자(325-15)로부터 변(306)과 평행하게 제2금속 배선에 의해 제1금속 배선 16개분의 길이만큼 배선(305)를 인출한 다음에, 제1금속 배선에 다시 접속하여 변(307)과 평행하게 변(306)으로 향해 데이타 패스의 폭의 절반 정도만큼의 길이를 배선한다. 데이타 패스로부터 우측으로나온 경우에, 그대로 우측 방향으로 제1금속 배선 16개분만큼 변(307)에 병행하게 끌어내어 어드레스 출력 셀(301-15)의 단자에 접속한다.

본 종래예에서는 305-0의 배선 길이는 305-15의 배선 길이의 2.56배로 되어 있다.

상술한 종래예에서는 어드레스 생성 셀로부터의 출력이 셀의 하측에서만 취출하도록 구성되어 있기 때문에, 다음의 문제점이 있었다.

(1) 유니트로부터의 배선의 취출 방향으로 어드레스의 비트 수 정도의 배선 영역이 필요하게 된다. 다시 말하면, 데이타 패스 중에 큰 배선 영역이 필요하게 된다.

(2) 데이타 패스 영역과 단자 영역 사이에 적어도 어드레스의 비트수와 절반수의 배선 영역이 필요하게 된다. 다시 말하면, 데이타 패스의 외부에 큰 배선 영역이 필요하다. 그 때문에,

(3) 배선 영역분 만큼 칩 면적이 넓어져, 칩 비용이 증가한다.

(4) 내부 어드레스 유니트(304)로부터 도출되는 배선(427)이 (1)에서 상술한 배선 영역분만큼 길게 되기 때문에, 배선(427)을 통한 버스 전송 속도가 저하한다.

또는, 버스 전송 속도의 저하를 보상하기 위해, 유니트(304) 내의 출력 버퍼 사이즈를 크게 하는 것이 필요하기 때문에 유니트(304)의 면적이 확대된다. 이렇게 함으로써, 칩 비용이 증가하고 소비 전력이 증가한다.

(5) 어드레스 출력 단자(325)에서 어드레스 출력 셀(301)까지의 배선(305)가 길게 되기 때문에, 배선(305)를 통하는 어드레스 전송 속도가 저하한다.

또는, 전송 속도의 저하를 보상하기 위해, 어드레스 생성 셀 내의 출력 버퍼 사이즈를 크게 하는 것이 필요하기 때문에 어드레스 생성 셀의 면적이 확대된다. 이렇게 함으로써, 칩 비용이 증가하고, 소비 전력이 증가한다.

(6) 상술한 바와 같이, 배선(305) 중에서, 최장(最長)인 배선과 최단인 배선과의, 차가 크게 되기 때문에, 배선(305)를 통하는 어드레스 전송 속도가 비트마다 다르게 되어 타이밍 설계가 곤란하게 된다.

상기 문제점을 해결하기 위해, 본 발명에 의하면, 1비트의 신호를 생성·처리하는 신호 처리 셀(400)이 좌우로 복수단 접속되어 이루어지는 신호 처리 유니트(102)와, 각 신호 처리 셀에 1대 1로 대응하여 접속된 출력 내지 입출력 패드 및 그 부속 회로로 구성되는 출력 내지 입출력 셀(101)을 갖고 있는 반도체 장치에 있어서, 상기 신호 처리 셀(400)은 상기 신호 처리 셀과 상기 출력 내지 입출력 셀(101)을 접속하는 배선(105)의 인출 방향이 상부 방향 및 하부 방향 중 어느 방향으로도 가능하도록 구성되어 있는 것을 특징으로하는 반도체 장치가 제공된다.

또, 본 발명에 의하면, 1비트의 신호를 생성·처리하는 신호 처리 셀(400)이 좌우로 복수단 접속되어 이루어지는 신호 처리 유니트(102)와, 각 신호 처리 셀에 1대 1대응하여 접속된 출력 내지 입출력 패드 및 그 부속 회로로 구성되는 출력 내지 입출력 셀(101)을 갖고 있는 반도체 장치에 있어서,

(1) 상기 신호 처리 유니트(102)는 칩의 코너 바로 가까이에 배치되고,

(2) 상기 출력 내지 입출력 셀(101)은 상기 코너를 사이에 두는 2변에 거의 균등하게 배치되며,

(3) 상기 신호 처리 셀(400)과 상기 출력 내지 입출력 셀(101)을 접속하는 배선(105)의 상기 신호 처리 셀로부터의 인출 방향은 대응하는 출력 내지 입출력 셀이 배치되어 있는 변에 의해 다르게 되어 있는 것을 특징으로 하는 반도체 장치가 제공된다.

다음에, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.

제1도는 본 발명의 한 실시예를 도시하는 마이크로 프로세서의 평면도이고, 제2도는 본 실시예에서와 어드레스 생성 셀의 제2금속 배선의 레이아웃을 도시하는 도면이다. 또, 이하에서는 본 실시예의 종래 예와의 상위점을 중심으로 설명한다.

먼저, 제2도에 도시된 어드레스 생성 셀(200)의 제2금속 배선에 대해 설명한다. 어드레스 생성 셀(200)의 내부 회로 구성은 제4도에 도시한 회로와 마찬가지이다. 제2도 중의 어드레스 생성 셀(208,209 및 227), 어드레스 출력 단자(225), 신호선(229)는 각각 제4도중 배선(408,409 및 427), 어드레스 출력 단자(425), 신호선(429)에 대응하고 있다.

제5도에 도시한 종래 예의 어드레스 생성 셀(500)에서의 제2금속 배선 레이아웃과의 상위점은 제4도의 출력 단자(425)와 신호선(429)와의 위치 관계이다. 제5도의 종래예에서, 출력 단자(525)는 셀(500)의 하변에 배치되어 있지만, 신호선(529)_가 존재하기 때문에 제2금속 배선을 이용하여 셀(500)의 상변으로부터 인출할 수 없다. 또, 제1금속 배선은 제5도에는 도시하지 않지만, 제어 배선을 포함하여 31개가 배선되어 있고, 제1금속 배선을 사용하여 신호선(529)를 피하는 것도 대단히 곤란하다. 본 실시예에서는 제2도에 도시하는 바와 같이, 출력 단자(225)를 셀(200)의 중앙부에 배치하고, 또 신호선(229)를 직선적으로 하여 출력 단자(225)를 상부 방향으로도 하부 방향으로도 인출하는 것을 가능하게 하고 있다.

제2도에 도시하는 바와 같이 구성된 어드레스 생성 셀(200)을 사용하여 레이아웃한 외부 어드레스 생성 유니트(102)와 어드레스 출력 셀과의 배선에 대해 제1도에 의해 설명한다. 제1도에 있어서, 참조 번호(100)은 마이크로 프로세서이고, 참조 번호(101)은 어드레스 출력 셀이며, 참조 번호(103)은 외부 어드레스 생성 제어부이고, 참조 번호(104)는 외부 어드레스 생성 유니트이며, 참조 번호(105)는 어드레스 생성 유니트(102)와 어드레스 출력 셀(101)을 접속하는 배선이고, 참조 번호(106,107 및 108)은 마이크로 프로세서(100)의 칩의 변으로, 변(106)은 데이타 패스의 버스와 평행하고, 변(107 및 108)은 변(106)과 직교하는 변이며, 또 참조 번호(125)는 제2도에서의 어드레스 출력 단자(225)에 대응하는 어드레스 출력 단자이다. 이 중, 어드레스 출력 셀(101), 외부 어드레스 생성 제어부(103), 내부 어드레스 생성 유니트(104)는 각각 종래예에서의 대응하는 구성 요소와 동일한 것이다.

또, 제1도에 있어서도 출력 셀(101), 배선(105) 및 출력 단자(125)에는 비트순을 명확하게 하기 위해 첨자(-0∼-17)이 부착되어 있다.

본 실시예에서의 레이아웃의 특징적인 점은 다음과 같다.

(1) 어드레스 배선의 취출점을 어드레스 생성 유니트의 중앙에 배치한다.

(2) 어드레스 생성 유니트로부터의 배선의 취출 방향을 2방향으로 한다.

(3) 어드레스 생성 유니트를 데이타 패스의 단부에 배치하고, 어드레스 생성 유니트를 포함하는 데이타 패스 전체를 칩 변의 근방에 배치한다. 다시 말하면, 어드레스 생성 유니트를 칩의 코너부에 배치한다.

(4) 어드레스 출력 셀을 칩의 2변에 거의 균등하게 분산시킨다[도시한 예에서는 변(108)을 따라 17개의, 또 변(106)을 따라 15개의 출력 셀이 배치되어 있다].

예를 들면, 출력 단자(125-0)과 출력 셀(101-0)을 배선(105-0)에 의해 접속하기 위해서는 먼저 유니트(102)의 중앙에 있는 출력 단자(125-0)의 단자로부터 변(106)과 평행하게 제2금속 배선에 의해 배선을 인출하고, 다음에 제1금속 배선에 다시 접속하여 변(108)에 평행하게 변(106)의 맞변으로 향해 출력 셀(101-0)의 단자의 위치까지 끌어내어 그것으로부터 제1금속 배선 8개분만큼 변(106)에 병행하게 끌어내어 어드레스 출력 셀(101-0)의 단자에 접속한다.

예를 들면, 출력 단자(125-17)과 출력 셀(101-17)을 배선(105-17)에 의해 접속하기 위해서는 먼저 유니트(102)의 중앙에 있는 출력 단자(125-17)로부터 변(106)과 평행하게 제2금속 배선에 의해 배선을 인출하고, 어드레스 생성 유니트(102)로부터 나온 경우에, 다음에 제1금속 배선에 다시 접속하여 변(108)과 평행하게 변(106)으로 향해 데이타 패스 15비트분의 폭만큼의 길이를 배선한다. 데이타 패스에서 우측으로 나온 경우에, 변(106)에 평행하게 변(108)로 향해 출력 셀(101-17)의 단자의 위치까지 끌어내어 그것으로부터 제1금속 배선 8개분만큼 변(108)에 병행하게 끌어내어 어드레스 출력 셀(101-17)의 단자에 접속한다.

다음에, 제1도에 도시하는 본 실시예의 평면도와 제3도에 도시하는 종래 예의 평면도를 비교한다. 최장의 배선 길이의 비는 68 대 174로, 본 실시예에 의해 최정 배선 길이가 2.6분의 1로 되었다. 또, 외부 어드레스 생성 유니트와 내부 어드레스 생성 유니트 사이의 배선 영역의 면적 비는 2분의 1로 되었다. 본 발명의 실시에 의해, 데이타 패스 외부의 배선 영역의 면적은 1502 대 2880과, 1.92분의 1로, 전체 배선 영역의 면적비는 2526 대 4992로 약 2분의 1로 되었다.

다시 말하면, 어드레스 생성 셀(200)으로부터 어드레스 출력 셀(101)로의 배선 취출의 자유도를 2로 하고, 어드레스 출력 셀(101)을 서로 이웃하는 2변에 거의 동일 수를 배치하며, 어드레스 생성 셀(200)을 32개 포함하는 어드레스 생성 유니트(102)를 어드레스 출력 셀을 배치한 2변의 근방에 배치하여 배선 취출의 자유도가 2로 되었던 것을 활용함으로써, 배선 영역을 크게 감소시킬 수 있다.

이상 양호한 실시예에 대해 설명했지만, 본 발명은 이들 실시예에 한정되는 것은 아니고, 특허 청구의 범위에 기재된 본원 발명의 요지 내에서 각종 변경이 가능하다. 예를 들면, 실시예에서는 외부 어드레스 생성 유니트에 대해 설명했지만, 본 발명은 데이타 입출력 셀과 접속된 데이타 생성 처리 유니트에 대해서도 적용하고자 하는 것이다. 또, 본 발명은 마이크로 프로세서 뿐만 아니라 주변 회로 LSI 등과 마찬가지인 출력 셀과 이것에 접속된 신호 처리 유니트를 갖고 있는 반도체 장치에 적용하고자 하는 것이다. 또, 본 발명은 32비트계 이외의 디바이스에도 적용하고자 한다.

이상 설명한 바와 같이, 본 발명은 1비트의 신호를 생성·처리하는 신호 처리 셀의 좌우로 복수단 접속되어 이루어지는 신호 처리 유니트와, 각 신호 처리 셀에 1 대 1로 대응하여 접속된 출력 내지 입출력 셀을 갖고 있는 반도체 장치에 있어서, 상기 신호 처리 셀의 신호 인출 방향을 상하 양방향을 가능하게 한것으로, 다음의 효과를 받아들일 수 있다.

(1) 데이타 패스중의 배선 영역을 저감할 수 있다. 예를 들면, 유니트로부터의 배선의 인출 방향을 균등하게 할당한 경우, 유니트로부터의 배선의 취출 방향으로 비트수의 반수 정도의 배선 영역을 요구하는 것만으로 된다.

(2) 데이타 패스의 외부의 배선 영역을 저감할 수 있다. 예를 들면, 유니트로부터의 배선의 인출 방향을 군등하게 할당한 경우, 데이타 패스 영역과 단자 영역(퍼드링)사이에 비트 수의 약1/4분의 배선 영역을 준비하면 충분하게 된다.

(3) 배선 영역에 의한 칩 면적의 확대를 억제할 수 있기 때문에, 칩 비용의 증가를 방지할 수 있다.

(4) 인접하는 신호 처리 유니트[예를 들면, 내부 어드레스 유니트(304)]로부터 출력되는 버스 배선[예를 들면, 배선(427)]의 배선 길이의 증가를 방지할 수 있기 때문에, 버스 배선을 통하는 버스 전송 속도의 저하를 억제할 수 있다. 또는, 버스 전송 속도의 저하 정도가 적기 때문에, 신호 처리 유니트 내의 출력 버퍼 사이즈를 축소할 수 있어 그 만큼 유니트의 면적을 적게 할 수 있다. 이렇게 함으로써, 칩 비용의 증가 및 소비 전력의 증가를 방지할 수 있다.

(5) 배선(105)의 배선 길이의 증가를 방지할 수 있기 때문에, 배선을 통하는 신호 전송 속도의 저하를 억제할 수 있다. 또는, 전송 속도가 저하 정도가 적기 때문에, 신호 생성 셀[예를 들면, 셀(200)]내의 출력 버퍼 사이즈를 크게 하지 않아도 좋기 때문에, 신호 생성 셀의 면적을 축소할 수 있다. 이렇게 함으로써, 칩 비용의 증가 및 소비 전력의 증가를 방지할 수 있다.

(6) 배선(105) 중에서 최장의 배선과 최단의 배선과의 차가 적어지기 때문에, 이 배선을 통하는 신호 전송 속도의 오차가 적게 되어 타이밍 설계가 용이하게 된다.

Claims (4)

1비트의 신호를 생성·처리하는 신호 처리 셀이 좌우로 복수단 접속되어 이루어지는 신호 처리 유니트와, 각 신호 처리 셀에1대 1대응하여 접속된 출력 내지 입출력 패드 및 그 부속 회로로 구성되는 출력 내지 입출력 셀을 갖고 있는 반도체 장치에 있어서, 상기 신호 처리 셀과 상기 출력 내지 입출력 셀을 접속하는 배선의 인출 방향이 상부 방향 및 하부 방향의 어느 방향으로도 가능하도록 구성되고 또 상기 배선의 인출 방향이 상하 어느 방향인 신호 처리 셀도 포함되어 있는 것을 특징으로 하는 반도체 장치.

1비트의 신호를 생성·처리하는 신호 처리 셀이 좌우로 복수단 접속되어 이루어지는 신호 처리 유니트와, 각 신호 처리 셀에 1대 1대응하여 접속된 출력 내지 입출력 패드 및 그 부속 회로로 구성되는 출력 내지 입출력 셀을 갖고 있는 반도체 장치에 있어서,

(1) 상기 신호 처리 유니트는 칩의 코너 바로 가까이에 배치되고,

(2) 상기 출력 내지, 입출력 셀은 상기 코너를 사이에 두는 2변에 거의 균등하게 배치되며,

(3) 상기 신호 처리 셀과 상기 출력 내지 입출력 셀을 접속하는 배선의 상기 신호 처리 셀로부터의 인출 방향은 대응하는 출력 내지 입출력 셀이 배치되어 있는 변에 따라 다르게 되어 있는 것을 특징으로 하는 반도체 장치.

제2항에 있어서, 상기 신호 처리 유니트가 칩의 상측에 배치되어 있을 때, 상측의 변을 따라 배치되어 있는 출력 내지 입출력 셀에 접속되어 있는 신호 처리 셀에서는 상기 출력 내지 입출력 셀로 접속되는 배선이 상부 방향으로 인출되고, 또 우측 또는 좌측의 변을 따라 배치되어 있는 출력 내지 입출력 셀에 접속되어 있은 신호 처리 셀에서는 상기 출력 내지 입출력 셀로 접속되는 배선이 하부 방향으로 인출되며, 상기 신호 처리 유니트가 칩의 하측에 배치되어 있을 때, 하측의 변을 따라 배치되어 있는 출력 내지 입출력 셀에 접속되어 있는 신호 처리 셀에서는 상기 출력 내지 입출력 셀로 접속되는 배선이 하부 방향으로 인출되고, 또 우측 또는 좌측의 변을 따라 배치되어 있는 출력 내지 입출력 셀에 접속되어 있는 신호 처리 셀에서는 상기 출력 내지 입출력 셀로 접속되는 배선이 상부 방향으로 인출되어 있는 것을 특징으로 하는 반도체 장치.

제2항에 있어서, 상기 신호 처리 유니트가 칩의 상측에 배치되어 있을 때, 상기 신호 처리 유니트의 내측의 신호 처리 셀에서는 상기 출력 내지 입출력 셀로 접속되는 배선이 상부 방향을 인출되고, 또 상기 신호 처리 유니트의 외측의 신호 처리 셀에서는 상기 출력 내지 입출력 접속되는 배선이 하부 방향으로 인출되며, 상기 신호 처리 유니트가 칩의 하측에 배치되어 있을 때, 상기 신호 처리 유니트의 내측의 신호 처리 셀에서는 상기 출력 내지 입출력 셀로 접속되는 배선이 하부 방향으로 인출되고, 또 상기 신호 처리 유니트의 외측의 신호 처리 셀에서는 상기 출력 내지 입출력 셀로 접속되는 배선이 상부 방향으로 인출 되어 있는 것을 특징으로 하는 반도체 장치.