JPH02155267A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02155267A JPH02155267A JP31032588A JP31032588A JPH02155267A JP H02155267 A JPH02155267 A JP H02155267A JP 31032588 A JP31032588 A JP 31032588A JP 31032588 A JP31032588 A JP 31032588A JP H02155267 A JPH02155267 A JP H02155267A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 230000003071 parasitic effect Effects 0.000 abstract description 5
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- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路装置に関し、特にＲＡＭ内蔵
型Ｅ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏ
ｇｉｃ）における遅延時間の改善に関するものである。
型Ｅ ＣＬ （Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏ
ｇｉｃ）における遅延時間の改善に関するものである。
第３図は従来のＲＡＭ内蔵内蔵型ＥＣ−ゲートアレイッ
プを示す構成図である。図において、３０は半導体集積
回路装置（ＬＳＩ）のチップ本体、３１は論理を構成す
るために設けられた内部回路にあたる矩形状をしたゲー
トアレ一部、３２〜３５は予めＬＳＩチップ内に設けら
れた専用のＲＡＭｊｌ域、３６はＬＳＩ外部を駆動する
ために設けられた出力回路領域部、３７はＬＳＩ内部を
駆動するために設けられた入力回路領域部、３８は内部
回路と出力回路を接続するために設けられた固定配線領
域である。
プを示す構成図である。図において、３０は半導体集積
回路装置（ＬＳＩ）のチップ本体、３１は論理を構成す
るために設けられた内部回路にあたる矩形状をしたゲー
トアレ一部、３２〜３５は予めＬＳＩチップ内に設けら
れた専用のＲＡＭｊｌ域、３６はＬＳＩ外部を駆動する
ために設けられた出力回路領域部、３７はＬＳＩ内部を
駆動するために設けられた入力回路領域部、３８は内部
回路と出力回路を接続するために設けられた固定配線領
域である。
次に、動作について説明する。ＬＳＩ外部からの信号は
、入力口路頭域３７を介して論理を構成するゲートアレ
一部３１に入り、所望の論理を経てＲＡＭ領域３２〜３
５を駆動する。ＲＡＭ領域の出力信号は、ゲートアレ一
部３１の内部回路を介して固定配線領域３８と出力回路
領域３６を駆動し、信号はＬＳＩ外部に出力される。
、入力口路頭域３７を介して論理を構成するゲートアレ
一部３１に入り、所望の論理を経てＲＡＭ領域３２〜３
５を駆動する。ＲＡＭ領域の出力信号は、ゲートアレ一
部３１の内部回路を介して固定配線領域３８と出力回路
領域３６を駆動し、信号はＬＳＩ外部に出力される。
従来の半導体集積回路装置は以上のように構成されてい
たので、ゲートアレ一部３１と各出力領域との間にレイ
アウト上の関係から固定配線領域３８を必要としていた
。このため、長い固定配線を有する出力回路と短い固定
配線を有する出力回路とでは、内部回路から見込んだ負
荷が異なり、実質的な各出力回路間の遅延時間に差が出
ることになり、しいては、ＬＳＩ外部を駆動する次段の
スキューを発生することにより、ＬＳＩで構成している
システムの性能を著しく低下させるという欠点を有して
いた。
たので、ゲートアレ一部３１と各出力領域との間にレイ
アウト上の関係から固定配線領域３８を必要としていた
。このため、長い固定配線を有する出力回路と短い固定
配線を有する出力回路とでは、内部回路から見込んだ負
荷が異なり、実質的な各出力回路間の遅延時間に差が出
ることになり、しいては、ＬＳＩ外部を駆動する次段の
スキューを発生することにより、ＬＳＩで構成している
システムの性能を著しく低下させるという欠点を有して
いた。
本発明は上記の欠点を解消するためになされたもので、
各固定配線長に起因する各出力回路間の遅延時間を補償
した半導体集積回路装置を得ることを目的とする。
各固定配線長に起因する各出力回路間の遅延時間を補償
した半導体集積回路装置を得ることを目的とする。
本発明に係る半導体集積回路装置は、内部回路と出力回
路とを接続する固定配線領域による出力回路の遅延時間
を補償するために、出力回路の前後に各固定配線長に応
じた異なる抵抗素子を備えている。
路とを接続する固定配線領域による出力回路の遅延時間
を補償するために、出力回路の前後に各固定配線長に応
じた異なる抵抗素子を備えている。
各固定配線長に応じた異なる抵抗素子により、各出力回
路の遅延時間差を補償する。
路の遅延時間差を補償する。
以下、この発明の実施例を図に従って説明する。
第１図は本発明に係る一実施例を示した半導体の構成図
である。図において、１０は半導体集積回路装置（ＬＳ
Ｉ）のチップ本体、１１は内部回路で構成されるゲート
アレー領域、１２〜１５は予めチップ内に設けられた専
用のＲＡ Ｍ ？ｉｆｆ域、１６はＬＳＩ外部を駆動す
るために設けられた出力回路領域、１７はＬＳＩ内部を
駆動するために設けられた入力回路領域、１８はゲート
アレー内部回路と各出力回路とを接続するために設けら
れた固定配線領域であり、１９は内部回路と各出力回路
間の固定配線領域の配線長の差によって生じる遅延時間
の差を補償するために設けられた抵抗素子である。ここ
で、各出力回路領域に設けられた抵抗素子１９は、各固
定配ｂ９＝ ’ｐＴＪ域の配線長による寄生容量を補償
するために設けたものであり、各固定配線領域に応じて
異なった抵抗値を有するものである。なお、２０は電源
ＶＣＣの電源端子である。
である。図において、１０は半導体集積回路装置（ＬＳ
Ｉ）のチップ本体、１１は内部回路で構成されるゲート
アレー領域、１２〜１５は予めチップ内に設けられた専
用のＲＡ Ｍ ？ｉｆｆ域、１６はＬＳＩ外部を駆動す
るために設けられた出力回路領域、１７はＬＳＩ内部を
駆動するために設けられた入力回路領域、１８はゲート
アレー内部回路と各出力回路とを接続するために設けら
れた固定配線領域であり、１９は内部回路と各出力回路
間の固定配線領域の配線長の差によって生じる遅延時間
の差を補償するために設けられた抵抗素子である。ここ
で、各出力回路領域に設けられた抵抗素子１９は、各固
定配ｂ９＝ ’ｐＴＪ域の配線長による寄生容量を補償
するために設けたものであり、各固定配線領域に応じて
異なった抵抗値を有するものである。なお、２０は電源
ＶＣＣの電源端子である。
また、第２図は具体的な構成を示した回路図である。図
において、２１ａ〜２１Ｃ５２２ａ〜２２ｃ及び２３ａ
〜２３ｃはゲートアレー領域に設けられた内部回路であ
り、２１ａ〜２１ｃは論理を構成するスイッチング段、
２２ａ〜２２ｃは次段を駆動するために設けられたエミ
ッタホロワトランジスタ、２３ａ〜２３ｃはエミッタホ
ロワトランジスタ２２ａ〜２２ｃを電源Ｖｔｔ２６に終
端するために設けられた抵抗である。そして、この各内
部回路に設けられている終端抵抗値は同一である。また
、２４ａ〜２４ｃはＬＳＩの外部を駆動するために設け
られた出力回路であり、２５ａ〜２５ｃは内部回路と各
出力回路２４ａ〜２４ｃとを接続するために設けられた
固定配線領域である。２６ａ〜２６ｃは固定配線領域２
５ａ〜２５Ｃの配線長の差に起因する寄生容量の差によ
る遅延時間を補償するために設けられた抵抗素子であり
、各固定配線長によりそれぞれ異なった値を有している
。
において、２１ａ〜２１Ｃ５２２ａ〜２２ｃ及び２３ａ
〜２３ｃはゲートアレー領域に設けられた内部回路であ
り、２１ａ〜２１ｃは論理を構成するスイッチング段、
２２ａ〜２２ｃは次段を駆動するために設けられたエミ
ッタホロワトランジスタ、２３ａ〜２３ｃはエミッタホ
ロワトランジスタ２２ａ〜２２ｃを電源Ｖｔｔ２６に終
端するために設けられた抵抗である。そして、この各内
部回路に設けられている終端抵抗値は同一である。また
、２４ａ〜２４ｃはＬＳＩの外部を駆動するために設け
られた出力回路であり、２５ａ〜２５ｃは内部回路と各
出力回路２４ａ〜２４ｃとを接続するために設けられた
固定配線領域である。２６ａ〜２６ｃは固定配線領域２
５ａ〜２５Ｃの配線長の差に起因する寄生容量の差によ
る遅延時間を補償するために設けられた抵抗素子であり
、各固定配線長によりそれぞれ異なった値を有している
。
さて、内部回路の出力インピーダンスをＲＯ＋出力回Ｂ
２４ ａ〜２４ｃの入力容量を００．各固定配線領域
２５ａ〜２５ｃの寄生容量をＣｉ＋各出力出力回路段に
設けた抵抗素子２６ａ〜２６ｃの抵抗値をＲｉとすれば
、内部回路から見込んだ遅延時間を表わす時定数は となる。ここで、出力インピーダンスＲ０と入力零ｉｔ
ｃ ｏとは一定であるので、各寄生容量Ｃ８に応じて
抵抗値Ｒ，を決定すれば、各時定数は同一となり、各固
定配線領域２５ａ〜２５ｃと出力回路２４ａ〜２４ｃで
構成される部分の遅延時間を一定にすることができる。
２４ ａ〜２４ｃの入力容量を００．各固定配線領域
２５ａ〜２５ｃの寄生容量をＣｉ＋各出力出力回路段に
設けた抵抗素子２６ａ〜２６ｃの抵抗値をＲｉとすれば
、内部回路から見込んだ遅延時間を表わす時定数は となる。ここで、出力インピーダンスＲ０と入力零ｉｔ
ｃ ｏとは一定であるので、各寄生容量Ｃ８に応じて
抵抗値Ｒ，を決定すれば、各時定数は同一となり、各固
定配線領域２５ａ〜２５ｃと出力回路２４ａ〜２４ｃで
構成される部分の遅延時間を一定にすることができる。
このように本実施例は、抵抗素子２６ａ〜２６Ｃを設け
ることにより、従来装置ではＬＳＩ外部から見た出力回
路の数を出力回路数だけ必要であったのに対し、１つの
タイプの出力回路にすることができる。
ることにより、従来装置ではＬＳＩ外部から見た出力回
路の数を出力回路数だけ必要であったのに対し、１つの
タイプの出力回路にすることができる。
なお、本実施例では、遅延時間補償用の抵抗素子２６ａ
〜２６Ｃを設けることによりＬＳＩの消費電力が増加す
るが、ＬＳＩ全体の消費電力に対し無視できるレベルで
ある。
〜２６Ｃを設けることによりＬＳＩの消費電力が増加す
るが、ＬＳＩ全体の消費電力に対し無視できるレベルで
ある。
また、上記の実施例では、遅延時間補償用の抵抗を電源
Ｖ、に終端した場合を説明したが、接地電位２５に終端
してもよい。
Ｖ、に終端した場合を説明したが、接地電位２５に終端
してもよい。
以上説明したように本発明は、内部回路と出力回路とを
接続する固定配線領域による出力回路の遅延時間を補償
するために、出力回路の前後に各固定配線長に応じた異
なる抵抗素子を備えたことにより、長さの異なる固定配
線領域に起因する出力回路の遅延時間の差を容易に解消
することができる。
接続する固定配線領域による出力回路の遅延時間を補償
するために、出力回路の前後に各固定配線長に応じた異
なる抵抗素子を備えたことにより、長さの異なる固定配
線領域に起因する出力回路の遅延時間の差を容易に解消
することができる。
第１図は本発明の一実施例を示す半導体集積回路装置の
構成図、第２図は具体的な構成を示す回路図、第３図は
従来の構成図である。 １１・・・ゲートアレー領域、１２〜１５・・・ＲＡＭ
領域、１６・・・出力回路領域、１７・・・入力回路領
域、１８・・・固定配線領域、１９・・・抵抗素子。 第２図
構成図、第２図は具体的な構成を示す回路図、第３図は
従来の構成図である。 １１・・・ゲートアレー領域、１２〜１５・・・ＲＡＭ
領域、１６・・・出力回路領域、１７・・・入力回路領
域、１８・・・固定配線領域、１９・・・抵抗素子。 第２図
Claims (1)
- ＲＡＭ内蔵型ＥＣＬにおいて、内部回路と出力回路とを
接続する固定配線領域による出力回路の遅延時間を補償
するために、出力回路の前段に各固定配線長に応じた異
なる抵抗素子を備えたことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31032588A JPH02155267A (ja) | 1988-12-07 | 1988-12-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31032588A JPH02155267A (ja) | 1988-12-07 | 1988-12-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155267A true JPH02155267A (ja) | 1990-06-14 |
Family
ID=18003877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31032588A Pending JPH02155267A (ja) | 1988-12-07 | 1988-12-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155267A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583374A (en) * | 1993-07-30 | 1996-12-10 | Nec Corporation | Semiconductor device having a reduced wiring area in and out of data path zone |
| US5763944A (en) * | 1994-08-01 | 1998-06-09 | Nec Corporation | Semiconductor device having a reduced wiring area in and out of data path zone |
-
1988
- 1988-12-07 JP JP31032588A patent/JPH02155267A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583374A (en) * | 1993-07-30 | 1996-12-10 | Nec Corporation | Semiconductor device having a reduced wiring area in and out of data path zone |
| US5763944A (en) * | 1994-08-01 | 1998-06-09 | Nec Corporation | Semiconductor device having a reduced wiring area in and out of data path zone |
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