JPH05121550A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 出力バッファ回路の次段の論理回路の消費電
力の増加を低減しながら、スキュー調整等のための信号
遅延を可能とする。 【構成】 出力バッファ回路１０は、遅延回路１６a に
より出力が遅延されている。この遅延回路１６a がスル
ーレートを低くして遅延させるものであっても、バッフ
ァゲート１２a 、１２b を備えているので貫通電流の増
加による消費電力の増加は問題とならない。この遅延回
路１６a がバッファゲートを備えてこれによって信号を
遅延させるものである場合には、該バッファゲートの大
きさは比較的小さくすることができ、集積度の低下は少
ない。従って、予め用意された遅延時間の異なる出力バ
ッファ回路の回路パターンとの置換えでスキュー調整等
が可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回路パターンとして出
力バッファ回路が予め用意されている半導体集積回路に
係り、特に、出力バッファ回路の次段の論理回路の消費
電力の増加を低減しながら、スキュー調整が可能な半導
体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路の内部の論理回路によっ
ては、該半導体集積回路の内部の多数の出力バッファ回
路の出力が、同時に同一方向（立上り又は立下り）に変
化するものがある。例えば、ほぼ６４k バイトのアドレ
ス指定を行うアドレスバスは、合計１６本のアドレス線
が同時に動作する。又、指定されるアドレスによって
は、同一方向に動作するアドレス線が多くなってしま
う。

【０００３】このような複数の出力バッファの同時動作
は、スイッチングノイズの発生等の問題を生じてしま
う。従って、同時動作する出力バッファのうち、一部の
出力バッファの動作を許容範囲内で遅延させるというこ
とが行われている。

【０００４】例えば、一般的なＭＰＵ（micro processo
r unit）チップから出力されるアドレス線の動作におい
ては、通常アドレスデコーダを経由してメモリチップ等
の選択を行うＭＳＢ（most significant bit）側のアド
レス線の動作に比べて、通常メモリチップ等に直接入力
されるＬＳＢ（least significant bit ）側のアドレス
線の動作が、意図的に許容範囲内で遅延されている。

【０００５】又、従来、クロックの分配時や複数の信号
間におけるスキューが問題となるような場合には、スキ
ュー調整として所定の信号の伝達を遅延させることが行
われている。

【０００６】論理演算を行う複数の論理ゲートからなる
論理回路には、非同期式順序回路と呼ばれるものと、同
期式順序回路と呼ばれるものがある。

【０００７】この非同期式順序回路は、出力を現在の入
力のみでは定めず、入力や該順序回路の過去の履歴に依
存して定めると共に、入力や該順序回路の状態が変化し
た場合には、逐次出力が変化するものである。

【０００８】このような非同期式順序回路の設計時にお
いては、競合条件やハザードに関して注意が必要であ
る。又、複数の信号間におけるスキューが問題となるよ
うな場合には、所定の信号の伝達を遅延させて、スキュ
ー調整が行われる。

【０００９】一方、前出の同期式順序回路は、その出力
の状態変化や、場合によってはその内部の状態変化を、
所定のクロックを用いて同期させている。このため、前
述の非同期式順序回路の場合に比べて、同期式順序回路
とした場合の方が、論理回路の設計は一般的に容易であ
る。

【００１０】しかしながら、このような同期式順序回路
においても、クロックの分配時にスキューが問題となる
ような場合がある。このような場合には、分配されるク
ロックの一部を遅延させて、スキュー調整が行われる。

【００１１】従来、前述の複数の出力バッファ回路の同
時動作の減少や、前述のクロックの分配や複数の信号間
のスキュー調整等のための所定の信号の伝達の遅延は、
遅延させる信号経路上に、内部ロジックゲート（バッフ
ァゲート等）を遅延回路として挿入していた。

【００１２】又、特開平２−１１０９５５では、クロッ
クを分配したときのスキューの問題が生じる場合に、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとを用い、該ＰチャネルＭＯＳトランジスタの拡
散層を電源配線に接続し、該ＮチャネルＭＯＳトランジ
スタの拡散層は接地配線に接続し、且つ、これら２つの
トランジスタの拡散層は相互に接続せず、これら２つの
トランジスタのゲート電極を接続し入力端子としたファ
ンアウト調整用ブロックを用い、これによりスキューを
小さくするためのファンアウト調整を行うという技術が
開示されている。

【００１３】この特開平２−１１０９５５等、ファンア
ウト調整でスキュー調整を行うという技術は、信号の立
上り時間や立下り時間を遅延させてスキュー調整を行う
というものである。以降、このような技術を、スルーレ
ートバッファを用いる技術と呼ぶ。

【００１４】

【発明が達成しようとする課題】しかしながら、信号の
伝達時間の調整のために、前述のように内部ロジックゲ
ートを用いた場合には、回路全体の集積度が低下してし
まうという問題がある。

【００１５】一方、前述のスルーレートバッファを用い
る技術においては、該バッファの次段の論理回路の消費
電力が増加してしまうという問題がある。

【００１６】通常、論理ゲートの出力は、２つの電気的
な状態であり、一般的には２種類の電圧値となってい
る。即ち、一般的な論理ゲートは、Ｌow電圧状態（ある
いは０Ｖ電圧状態。以降、Ｌ状態と呼ぶ）と、Ｈigh 電
圧状態（又は電源電圧状態。以降、Ｈ状態と呼ぶ）とな
っている。

【００１７】又、このような論理ゲートの出力は、電源
電圧側にスイッチングするトランジスタと、グランド側
にスイッチングするトランジスタとによって行われる。

【００１８】従って、ある出力バッファ回路からＬ状態
とＨ状態との間の不安定な電圧状態が出力され続ける
と、該出力バッファ回路の次段の論理回路で貫通電流が
流れ続けてしまう。即ち、該次段の論理回路の電源電圧
側にスイッチングするトランジスタと、グランド側にス
イッチングするトンジスタとが共に不安定にオン状態と
なってしまい、電源電圧側からグランド側へと貫通電流
が流れ続けてしまい、回路全体の消費電力が増加してし
まう。

【００１９】本発明は、前記従来の問題点を解決するべ
くなされたもので、出力バッファ回路の次段の論理回路
の消費電力の増加を低減しながら、スキュー調整等のた
めの信号遅延が可能な半導体集積回路を提供することを
目的とする。

【００２０】

【課題を達成するための手段】本発明は、回路パターン
として出力バッファ回路が予め用意されている半導体集
積回路において、伝播遅延時間の異なる出力バッファ回
路を備えることにより、前記課題を達成したものであ
る。

【００２１】

【作用】本発明は、他の内部ロジックゲートを用いるこ
となく、且つ、スルーレートバッファを用いることな
く、スキュー調整等のための信号遅延を可能とする構成
を見出してなされたものである。

【００２２】本発明の半導体集積回路は、伝播遅延時間
の異なる出力バッファ回路を有している。即ち、本発明
の半導体集積回路は、出力信号が意図的に遅延される出
力バッファ回路を有している。この出力が遅延される出
力バッファ回路は、内部に遅延回路を有し、且つ、該出
力バッファ回路の最終段出力のスルーレート特性が低下
しないように構成されている。スルーレート特性を低下
させないために、例えば、少なくとも１段のバッファゲ
ート（最終段トランジスタ）を備える。

【００２３】このように、本発明によれば、遅延時間の
異なる出力バッファを回路パターンとして予め用意され
ているので、出力バッファ回路の次段の論理回路の消費
電力の増加を低減しながら、スキュー調整等のための信
号遅延が可能である。

【００２４】なお、本発明は、出力が遅延される出力バ
ッファ回路の遅延回路の構成を限定するものではない。
この遅延回路は、バッファゲート（トランジスタ）を用
いて、このバッファゲート（トランジスタ）の遅延時間
を利用したものでもよい。このような遅延回路は、従来
のように内部ロジックゲートで遅延させた場合に比べ、
少なくとも配線の長さ等を短縮でき、集積度の向上等を
図ることが可能である。又、本発明の出力が遅延される
出力バッファ回路の遅延回路が、該出力バッファ回路内
部のスルーレートバッファを用いて信号を遅延させるも
のであってもよい。このような遅延回路においても、該
出力バッファ回路の内部の最終段にバッファゲートを設
ければ、該出力バッファ回路の次段の論理回路の消費電
力の増加を低減することができる。特に、該最終段バッ
ファゲートは、遅延回路のスルーレートバッファ出力を
入力するトランジスタの駆動能力の小さいものと外部負
荷駆動用のものとの２段構成とすれば、該最終段バッフ
ァゲートの貫通電流を低減することができ、当該出力バ
ッファ回路の消費電力の増加が低減される。

【００２５】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００２６】図１は、本発明の第１実施例あるいは第２
実施例の、出力が遅延される出力バッファ回路の集積回
路パターンのモデル図である。

【００２７】この図１において一点鎖線は、出力が遅延
される出力バッファ回路の集積回路パターンの外形であ
る。又、該出力バッファ回路の回路パターンは予め用意
されており、出力を遅延するようにはしていない出力バ
ッファ回路と簡単に置換えられるようになっている。

【００２８】なお、この図１においてこの外形の内側
は、便宜上ブロック図が示されている。

【００２９】この図１において、出力バッファ回路１０
は、出力が遅延されるものであり、遅延回路１６と、合
計２個のバッファゲート１２とにより構成されている。

【００３０】この出力バッファ回路１０は、配線Ｗ１に
より、当該出力バッファ回路１０が作り込まれている半
導体集積回路の他の内部回路の出力が入力される。又、
配線Ｗ２により、当該出力バッファ回路１０の出力が、
半導体集積回路内部の他の内部回路、あるいは半導体集
積回路の外部に接続されるパッドに接続されている。

【００３１】なお、配線Ｗ３は前記遅延回路１６の入力
であり、配線Ｗ４は該遅延回路１６の出力である。

【００３２】図２は、前記第１実施例の、出力が遅延さ
れる出力バッファ回路に用いられる遅延回路の回路図で
ある。

【００３３】即ち、本発明の第１実施例の半導体集積回
路は、前記図１の出力バッファ回路１０の遅延回路１６
に、この図２の遅延回路が用いられている出力バッファ
回路（出力が遅延されている）を有している。この図２
の遅延回路は、抵抗Ｒと浮游容量Ｃとでファンアウト調
整を行っており、スルーレートを低下させて信号伝達を
遅延させている。又、この図２の配線Ｗ３及びＷ４は、
前記図１の同一符号配線にそれぞれ対応している。

【００３４】本第１実施例のバッファゲート１２a のト
ランジスタの駆動能力は比較的小さくなっている。従っ
て、遅延回路１６がスルーレートを低下させて信号を遅
延させるものであっても、該バッファゲート１２a の貫
通電流は少ない。又、本第１実施例のバッファゲート１
２b の駆動能力は、配線Ｗ２で接続される負荷を十分に
駆動できるものであり、スルーレートが低下することが
なく、該出力バッファ回路１０の次段の論理回路の消費
電力の増加を低減することができる。

【００３５】図３は、前記第２実施例の、出力が遅延さ
れる出力バッファ回路に用いられる遅延回路の回路図で
ある。

【００３６】即ち、本発明の第２実施例の半導体集積回
路は、前記図１の出力バッファ回路１０の遅延回路１６
に、この図３の遅延回路が用いられた出力バッファ回路
を有している。なお、この図３において、符号Ｗ３、Ｗ
４は、前記図１の同符号のものと同一のものである。

【００３７】この図３に示される遅延回路は、抵抗Ｒ１
１〜Ｒ１３の合成抵抗と浮游容量Ｃとでファンアウトを
調整することにより、スルーレートを低下させて信号を
遅延させるというものである。

【００３８】この図３の遅延回路は、特に、符号Ｐ１、
Ｐ２で示される部分の配線が切断できるようになってい
る。これにより、抵抗Ｒ１１〜Ｒ１３の合成抵抗を変え
られる。この切断は、集積回路パターン設計で行っても
よく、半導体集積回路製造時にレーザカッタで行っても
よい。

【００３９】従って、本第２実施例の出力が遅延される
出力バッファ回路によれば、このように抵抗Ｒ１１〜Ｒ
１３の合成抵抗を変化させることができ、結果として遅
延時間の調節を１種類の出力バッファ回路（出力バッフ
ァ回路の回路パターン）で行うことができる。

【００４０】図４は、本発明の第３実施例の、出力が遅
延される出力バッファ回路の集積回路パターンのモデル
図である。

【００４１】この図４の符号１０、１２b 、Ｗ１〜Ｗ４
は、前述の図１の同符号のものと同一のものである。

【００４２】この図４の出力が遅延される出力バッファ
回路１０は、バッファゲート１２b、１２c と、遅延回
路１６b とで構成されている。

【００４３】本第３実施例の半導体集積回路に用いられ
ている出力バッファ回路１０中のバッファゲート１２b
は、前記第１実施例及び第２実施例のものと同様に、ス
ルーレートが十分早いものである。

【００４４】前記遅延回路１６b は、合計２個のバッフ
ァゲートを有しており、これらバッファゲートの信号遅
延により所定の遅延時間を得ている。なお、この遅延回
路１６b 内部のバッファゲートは、前記バッファゲート
１２c とほぼ同一のものである。

【００４５】前記バッファゲート１２c 、及び前記遅延
回路１６b の２つのバッファゲートのうちの前段のバッ
ファゲートは、比較的スルーレートが遅いものでもよ
く、比較的レイアウト面積を狭くすることができる。
又、これらバッファゲートが駆動する後段のトランジス
タの容量は比較的小さいので、このようにスルーレート
が遅くても貫通電流は問題とはならない。

【００４６】図５は、本発明の第４実施例の、出力が遅
延される出力バッファ回路の集積回路パターンのモデル
図である。

【００４７】この図５の符号１０、１２b 、１２c 、Ｗ
１〜Ｗ４は、前述の図４の同符号のものと同一のもので
ある。

【００４８】この図５においては、遅延回路が、抵抗Ｒ
２１〜Ｒ２３の合成抵抗と、浮遊容量Ｃとで構成されて
いる。又、この合成抵抗は配線Ｐ３〜Ｐ５の有無により
変更することができ、結果として遅延時間をも変更する
ことができる。

【００４９】又、バッファゲート１２c の出力のスルー
レートは低下されているが、バッファゲート１２b を用
いることで、該出力バッファ回路１０の次段の貫通電流
も低減されている。該バッファゲート１２b 自体の貫通
電流も少ない。

【００５０】以上説明したように、本発明の第１実施例
〜第４実施例によれば、半導体集積回路中に遅延時間の
異なる出力バッファ回路を備えることが可能である。
又、このような遅延時間の異なる出力バッファ回路の回
路パターンは予め用意しておくものであるが、この際、
遅延時間が異なっても回路パターンの面積はほぼ同一と
することができ、遅延時間の変更は回路パターンの種類
の変更（遅延時間の異なる出力バッファ回路への変更）
で比較的簡単に対応することができる。

【００５１】

【発明の効果】以上説明した通り、本発明によれば、出
力バッファ回路の次段の論理回路の消費電力の増加を低
減しながら、スキュー調整等のための信号遅延が可能な
半導体集積回路を提供することができるという優れた効
果を得ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施例あるいは第２実施
例の、出力が遅延される出力バッファ回路の集積回路パ
ターンのモデル図である。

【図２】図２は、前記第１実施例の出力が遅延される出
力バッファ回路に用いられる遅延回路の回路図である。

【図３】図３は、前記第２実施例の出力が遅延される出
力バッファ回路に用いられる遅延回路の回路図である。

【図４】図４は、本発明の第３実施例の出力が遅延され
る出力バッファ回路の集積回路パターンのモデル図であ
る。

【図５】図５は、本発明の第４実施例の出力が遅延され
る出力バッファ回路の集積回路パターンのモデル図であ
る。

【符号の説明】

１０…出力バッファ回路、 １２a 〜１２c …バッファゲート、 １６a 、１６b …遅延回路、 Ｃ…浮遊容量、 Ｒ、Ｒ１１〜Ｒ１３、Ｒ２１〜Ｒ２３…抵抗、 Ｐ１〜Ｐ５、Ｗ１〜Ｗ４…配線、 ＧＮＤ…グランド。

Claims (1)

【特許請求の範囲】
1. 【請求項１】回路パターンとして出力バッファ回路が予
   め用意されている半導体集積回路において、 伝播遅延時間の異なる出力バッファ回路を有しているこ
   とを特徴とする半導体集積回路。