JPS62249521A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、たと
えば同時に動作状態とされる複数の出力回路を有する半
導体集積回路装置に利用して有効な技術に関するもの−
である。

〔従来の技術〕

バイト単位など複数ビットを単位として、ディジタル信
号の入出力を行うマイクロコンピュータ等の半導体集積
回路装置については、たとえば、■日立製作所１９８３
年９月発行「日立マイクロコンピュータデータブック・
８ビツトシングルチツプｊ等に各種の製品が記載されて
いる。

〔発明が解決しようとする問題点〕

このようなマイクロコンピュータにおける複数ビット単
位の出力回路には、たとえば第５図に示すようなトライ
ステート出カバソファがその単位回路として用いられて
いる。すなわち、外部出力端子Ｄｏと回路の電源電圧と
の間には、外部出力端子ＤＯの出力電位をハイレベルと
するためのＰチャンネルＭＯＳＦＥＴＱＩが設けられ、
外部出力端子ＤＯと回路の接地電位との間には、外部出
力端子ＤＯの出力電位をロウレベルにするためのＮチャ
ンネルＭＯＳＦＥＴＱ９が設けられる０Ｍ０３ＦＥＴＱ
Ｉは、出力イネーブル信号φＯｅと出力ディジタル信号
ＤｏＯがともにロウレベルである時にオン状態とされ、
また、ＭＯＳＦＥＴＱ９は、出力イネーブル信号Ｔｉが
ロウレベルで出力ディジタル信号ＤｏＯがハイレベルの
時にオン状態とされる。

このような従来の出カバソファでは、それを含む半導体
集積回路の高速化が進むに従い、これらの出力ＭＯ８Ｆ
ＥＴのサイズを太き（し、コンダクタンスすなわちオン
抵抗を小さくして形成する傾向にある。このため、特に
同時に動作状態とされる複数の出力回路を有する半導体
集積回路装置では、たとえば第５図のＭＯＳＦＥＴＱ９
に代表されるような、ロウレベル出力用の出力ＭＯＳＦ
ＥＴの一斉動作によって、回路の接地電位に過渡電流に
よるノイズが発生する。すなわち、ＭＯＳＦＥＴＱ９等
の複数の出力ＭＯＳＦＥＴのソースが共通接続される接
地電位線には、チップ内の配線あるいはボンディング用
ワイヤ等による寄生抵抗Ｒｓや、寄生インダクタンスＬ
ｓが存在する。

大きなコンダクタンスとされる出力ＭＯ５ＦＥＴの一斉
動作による比較的大きな１！流変化に伴い、これらの寄
生抵抗Ｒｓや寄生インダクタンスしＳの両端には、接地
電流ｉに対し、 ΔＶ−Ｒｓ　Ｘ　ｉ　　あるいは ΔＶ　＝　Ｌ　ｓ　Ｘ　ｄ　ｉ　／　ｄ　ｔとなるよう
な電圧降下あるいは逆電圧が発生する。

これにより、回路の接地電位のレベルが変動し、出力回
路のロウレベル出力時のｖＯＬ特性が悪化するとともに
、接地電位線のノイズによって、外部端子を共有するイ
ンバータ回路Ｎ４を含む入力回路のハイレベル入力時の
Ｖ出特性を相対的に悪化させる原因となる。

この発明の目的は、ノイズの低減と出力レベルの安定化
を図った出力回路を具備する半導体集積回路装置を提供
するものである。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
外部出力端子と回路の電源電圧あるいは接地電位との間
に設けられる出力ＭＯ５ＦＥＴを二段構成とし、出力条
件が成立した時に、まず比較的小さなコンダクタンスを
持つ第１の出力ＭＯＳ　Ｆ　ＥＴをオン状態とし、外部
出力端子の電圧レベルが所定のレベルに変化した時に、
比較的大きなコンダクタンスを持つ第２の出力ＭＯＳＦ
ＥＴをオン状態とするものである。

〔作　　用〕

上記した手段によれば、複数の出力回路の出力ＭＯＳ　
Ｆ　ＥＴが一斉にオン状態となっても、電源電圧線ある
いは接地電位線の電流変化は、比較的小さなコンダクタ
ンスとされる第１の出力ＭＯ５ＦＥＴと比較的大きなコ
ンダクタンスとされる第２の出力ＭＯＳ　Ｆ　ＥＴの２
段階動作によって、比較的緩やかなものとなり、これに
よる電源電圧線あるいは接地電位の変動が抑えられるた
め、ノイズを低減し、出力レベルの安定化を図った複数
の出力回路を有する半導体集積回路装置を実現できるも
のである。

〔実施例〕

第１図には、この発明が通用されたマイクロコンピュー
タのトライステート出力回路の一実施例の回路図が示さ
れている。同図の各回路素子は、公知のＣＭＯ５集禎回
路の製造技術によって、特に制限されないが、１個のＮ
型単結晶シリコンのような半導体基板上に形成される。

同図において、そのチャンネル（バックゲート）部に矢
印が付加されたＭＯＳ　Ｆ　ＥＴはＰチャンネル型であ
り、矢印が付加されないＮチャンネルＭＯＳ　Ｆ　ＥＴ
と区別される。

ＰチャンネルＭＯＳＦＥＴは、このような半導体基板表
面に形成されたソース領域、ドレイン領域およびソース
領域とドレイン領域との間の半導体基板表面に薄い厚さ
のゲート絶縁膜を介して形成されたポリシリコンからな
るようなゲート電極から構成される。ＮチャンネルＭＯ
５ＦＥＴは、上記半導体基板表面に形成されたＰ型ウェ
ル領域に形成される。これにより、半導体基板は、その
上に形成された複数のＰチャンネルＭＯＳ　Ｆ　ＥＴの
共通の基板ゲートを構成する。Ｐ型ウェル領域は、その
上に形成されたＮチャンネルＭＯＳＦＥＴの基板ゲート
を構成する。ＰチャンネルＭＯＳＦＥＴの基板ゲートす
なわち半導体基板は、電源電圧Ｖｃｃに結合される。ま
た１、ＮチャンネルＭＯ５ＦＥＴの基板ゲートすなわち
Ｐ型ウェル領域は、回路の接地電位に結合される。

この実施例のマイクロコンピュータでは、特に制限され
ないが、ｎ個の出力回路ＤＢＯ〜ＤＢｎが設けられ、ｎ
ビットづつの出力ディジタル信号がパラレルに同時に出
力される。

同図において、出力イネーブル信号φｏｅは、図示され
ないタイミング制御回路によって形成される内部タイミ
ング信号であり、出力ディジタル信号が有効となるタイ
ミングで、ハイレベルからロウレベルとされる。出力デ
ィジタル信号ＤｏＯは、対応するθビット目の出力デー
タが論理“０”の時ハイレベル、また論理“１”の時ロ
ウレベルとなる。ノアゲートＮ０ＧＩには、その一方の
入力に上記出力イネーブル信号φｏｅが、他方の入力に
出力ディジタル信号ＤｏＯがそれぞれ入力される。

同様に、ナントゲートＮＡＧ１には、出力ディジタル信
号ＤｏＯと出力イネーブル信号φＯｅのインバータ回路
Ｎ１による反転信号が入力される。これにより、ノアゲ
ー）ＮＯＧｌの出力信号は、出力イネーブル信号１−が
ロウレベルで出力ディジタル信号ＤｏＯがロウレベルす
なわち論理“ｌ”の時、ハイレベルとなる。また、ナン
トゲートＮＡＧＩの出力信号は、出力イネーブル信号φ
Ｏｅがロウレベルで出力ディジタル信号ＤＯＯがハイレ
ベルすなわち論理“０”の時、ロウレベルとなる。

電源電圧Ｖｃｃと回路の接地電位の間には、Ｐチャンネ
ル型の出力ＭＯ５ＦＥＴＱＩと、Ｎチャンネル型の出力
ＭＯ５ＦＥＴＱ３が直列形態に設けられる。共通接続さ
れたＭＯＳＦＥＴＱＩおよびＱ３のドレインは、外部出
力端子Ｄｏに接続される。出力ＭＯ５ＦＥＴＱＩのゲー
トには、ノアゲ−トＮ０Ｇ１の出力信号のインバータ回
路Ｎ２による反転信号が供給される。したがって、ＭＯ
ＳＦＥＴＱＩは、インバータ回路Ｎ２の出力信号がロウ
レベル、すなわち出カイネーブル信号Ｔ高がロウレベル
の時に、出力ディジタル信号ＤｏＯが論理“１′であれ
ばオン状態となり、出力端子ＤＯに電源゛電圧Ｖｃｃの
ようなハイレベルの出力電圧を供給する。一方、出力Ｍ
ＯＳＦＥＴ’Ｑ３のゲートには、ナントゲートＮＡＧＩ
の出力信号のインバータ回路Ｎ３による反転信号が供給
される。出力ＭＯＳＦＥＴＱ３は、インバータ回路Ｎ３
の出力信号がハイレベル、すなわち出力イネーブル信号
πロウレベルの時に、出力ディジタル信号ＤｏＯが論理
“Ｏ″であればオン状態となり、出力端子ＤＯに回路の
接地電位のようなロウレベルの出力電圧を供給する。

この実施例の出力回路では、ロウレベル出力時に、複数
の出力ＭＯ５ＦＥＴが同時にオン状態となることによる
回路の接地電位の変動を防ぐため、上記出力ＭＯＳＦＥ
ＴＱ３のコンダクタンスを充分小さくし、さらにＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　３と並列に、比較的大きなコンダ
クタンスとされるＭ　ＯＳ　Ｆ　ＥＴＱ４を設けて、こ
れらの出力Ｍ　ＯＳ　Ｆ　Ｅ　Ｔを二段階動作させてい
る。すなわち、外部出力端子ＤＯと回路の接地電位との
間には、比較的おおきなコンダクタンスとされるＭＯ５
ＦＥＴＱ４が設げられる。このＭＯＳＦＥＴＱ４のゲー
トには、ノアゲートＮ０Ｇ２の出力信号が供給される。

ノアゲー）ＮＯＧ２の一方の入力端子には、上記ナント
ゲートＮＡＧｌの出力信号が入力され、もう一方の入力
端子には、出力端子ＤＯの電位が供給される。

これにより、外部出力端子ＤＯがハイレベルからロウレ
ベルに切り換えられさる出力信号が送出される場合、出
力ＭＯ５ＦＥＴＱ３およびＧ４は、次のような二段階動
作を行う。すなわち、ナントゲートＮＡＧＩによって、
ロウレベル出力の条件が成立すると、ナントゲートＮＡ
ＧＩの出力信号はロウレベルとなる。このロウレベルは
、インバータ回路Ｎ３によって反転され、まず比較的小
さなコンダクタンスとされる出力ＭＯ５ＦＥＴＱ３がオ
ン状態となる。この時、ノアゲートＮ０Ｇ２の一方の入
力端子にもナントゲートＮＡＧ１のロウレベルの出力信
号が供給されるが、もう一方の入力端子に供給される出
力端子ＤＯの電位はまだハイレベルであるため、ノアゲ
ートＮ０Ｇ２の出力信号はロウレベルのままである。こ
れにより、比較的大きなコンダクタンスとされる出力Ｍ
ＯＳＦＥＴＱ４はオフ状態にされている。

出力ＭＯＳＦＥＴＱ３がオフ状態となることにより、出
力端子Ｄｏのレベルは回路の接地電位のような・ウレベ
ルに向か−で伝令する。出力端子ＤＯの電位が、ノアゲ
ートＮ０Ｇ２の論理しきい値電圧より低いレベルになる
と、ノアゲートＮ。

Ｇ２はその出力が反転し、ハイレベルとなる。このため
、比較的大きなコンダクタンスとされる第一の出力ＭＯ
ＳＦＥＴＱ４がオン状態となり、このＭＯＳＦＥＴＱ４
の大きな電流供給能力によって、出力端子ＤＯの電位は
急速に回路の接地電位　。

すなわち約０　（ゼロ）■に低下する。

第２図には、第１図の出力回路における出力端子ＤＯの
出力電圧および回路の接地電位線に流れる接地電流のタ
イミング図が示されている。同図において、＜ａ＞に示
されるように、出力端子ＤＯ（７）出力電圧ＶＤＱは、
第１の出力ＭＯＳＦＥＴＱ３がオン状態とされる時刻Ｔ
Ｉから、ｖ２として示されるＭＯＳ　Ｆ　ＥＴＱ　３の
特性に沿って緩やかに低下し、ＭＯ５ＦＥＴＱ４がオン
状態とされる時刻Ｔ２から、ｖｌとして示されるＭＯＳ
ＦＥＴＱ４の特性に沿って急速に低下する。これにより
、回路の接地電位線に流れる接地電流１　ｇｎｄは、第
２図の（ｂ）に示されるように、第１の出力ＭＯ５ＦＥ
ＴＱ３がオン状態とされる時刻ＴＩから、Ｉ２として示
されるＭＯ５ＦＥＴＱ３の特性による比較的小さな電流
ピークＩｐ３に向かって大きくなり、ＭＯＳＦＥＴＱ４
がオン状態とされる時刻Ｔ２から、ＭＯＳＦＥＴＱ４の
特性によるもう一つの電流ピークＩｐ２に向かって大き
くなる。

しかしながら、接地電流Ｉ　ｇｎｄはその立ち上がりが
ＭＯＳＦＥＴＱ３の小さなコンダクタンスによって抑え
られ、当初において緩やかに変化するため、Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　４がオフ状態となる第２段階の時刻Ｔ
２以後においても、その第２の電流ピークＩｐ２は比較
的小さな値となる。この値は、接地電位の変動を加味し
た出力信号の遅延が最少になるように、ノアゲー１−　
Ｎ　ＯＧ　２の論理しきい値電圧を過当なレベルに設計
することにより、最適値が得られる０以上のことから、
寄生抵抗Ｒｓや寄生インダクタ−ンスＬｓによる電圧降
下や逆電圧を抑えられ、接地電位の変動を小さくして、
接地電位線ノイズを抑えた出力可路を具備する半導体Ｓ
積回路装置を実現できるものである。

以上の本実施例に示されるように、この発明をスタティ
ック型ＲＡ　Ｍ等の出力回路に通用した場合、次のよう
な効果が得られる。すなわち、（１）外部出力端子と回
路の電源電圧あるいは接地電位との間に設けられる出力
ＭＯＳＦＥＴを二段構成とし、出力条件が成立した時に
、まず比較的小さなコンダクタンスを持つ第１の出力Ｍ
Ｏ５ＦＥＴをオン状態とし、外部出力端子の電位が所定
のレベルに変化した時に、比較的大きなコンダクタンス
を持つ・第２の出力ＭＯＳＦＥＴをオン状態とすること
で、接地電位線の電流変化が比較的緩やかなものとなり
、これによる接地電位の変動を抑えることができるとい
う効果が得られる。

（２）上記（１）項により、同時に動作状態とされる複
数の出力回路を具儒する半導体集積回路装置における接
地電位線ノイズを低減し、出力レベルの安定化を図るこ
とができ、そ６０ウレベル出力時のＶＯＬ特性および外
部端子を共宵する入力回路のハイレベル入力時のＶＩＨ
特性を改善することができるという効果が得られる。

以上本発明者によってなされた発明を実施ｍ１に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではな（、その要旨を泡膜しない範囲で種々変更
可能であることはいうまでもない。たとえば、第１図の
出力回路は、ＰチャンネルＭＯ５ＦＥＴＱＩに代えて、
ＮチャンネルＭＯ５ＦＥＴを用いるものとしてもよいし
、ＭＯＳＦＥＴＱＩを設けないオーブンドレイン型のも
のとしてもよい。この場合には、出力端子が結合される
外部信号線にプルアップ抵抗が設けられる。

また、ＭＯＳ　Ｆ　ＥＴＱ　４および出力端子ＤＯのレ
ベル検出を行うノアゲートＮ０Ｇ２に代えて、第３図あ
るいは第４図のような回路構成としてもよい。第３図の
場合、ＭＯＳＦＥＴＱ３のゲートニ供給されるインパー
ク回路Ｎ３の出力信号は、ＰチャンネルＭＯＳＦＥＴＱ
２を介して比較的大きなコンダクタンスとされるＮチャ
ンネル型のｐ、２の出力ＭＯＳＦＥＴＱ６のゲートに供
給される。

ＭＯＳＦＥＴＱ２のゲートには、出力端子ＤＯの電位が
供給され、ＭＯＳＦＥＴＱ６のゲートと回路の接地電位
との間には、そのゲートが電源電圧Ｖｃｃに結合される
ＮチャンネルＭＯＳＦＥＴＱ５が設けられる。これによ
り、インバータ回路Ｎ３のハイレベルの出力信号は、Ｍ
ＯＳＦＥＴＱ３がオン状態となり、出力端子ＤＯの電位
が所定のレベルに低下した時に、ＭＯＳＦＥＴＱ２がオ
ン状態となることで、ＭＯＳＦＥＴＱ６のゲートに伝達
される。このハイレベルによってＭ　ＯＳ　Ｆ　Ｅ　Ｔ
ａ２がオン状態となり、出力端子Ｄｏの電位を急速に回
路の接地電位のような約Ｏｖに低下させる。

一方、第４図の場合、′ｋＳ２の出力ＭＯＳＦＥ’ｌ’
として、直列形態の比較的大きなコンダクタンスとされ
るＮチャンネルＭＯＳＦＥＴＱ？およびＱ８が設けられ
る。ＭＯＳＦＥＴＱ７のゲートは第１の出力ＭＯＳＦＥ
ＴＱ３のゲートと共通！９Ｍされ、インバータ回路Ｎ３
の出力信号がそのまま入力される。また、ＭＯＳＦＥＴ
Ｑ８のゲートには、インバータ回路Ｎ５を介して出力、
端子ＤＯの反転信号が供給される。これにより、インバ
ータ回路Ｎ３のハイレベルの出力信号によって、Ｍ　Ｏ
Ｓ　Ｆ’　ＥＴＱ３とＱ７が同時にオン状態となる。、
ＭＯＳＦＥＴＱ３がオン状態となることで、出力端子り
。

の電位が低下し、インバータ回路Ｎ５の論理しきい値電
圧より低くなると、インバータ回路Ｎ５の出力信号がハ
イレベルとなり、ＭＯＳＦＥＴＱＢがオン状態となる。

ＭＯＳＦＥＴＱ７およびＱ８がともにオン状態となるこ
とで、出力端子ＤＯの電位は急速に回路の接地型１位の
ようなＯ■に低下する。

第１図〜第４図では、外部出力端子と回路の接地電位の
間に設けられるロウレベル出力のための出力ＭＯＳ　Ｆ
　ＥＴを二段構成とし７、接地電位線におけるノイズを
低減させる方法について説明したが、電源電圧Ｖｃσを
供給するための電源電圧線における電位変動あるいはノ
イズが問題となる場合、同図のＰチャンネルＭＯＳＦＥ
ＴＱＩあるいはこれに代わ−）て設けられるハイレベル
出力のための出力）、４０　Ｓ　Ｆ　Ｐ　Ｔを二ｖｔ構
成とする方法を採ることもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タの出力回路に適用した場合について説明したが、それ
に限定されるものではなく、たとえば、複数の出力回路
を有するゲートアレイや各種の半導体記憶装置などにも
通用できる。本発明は、少なくとも同時に動作状態とさ
れる複数の出力回路を有する半導体集槽回路装置には通
用できるものである。

〔発明の効果〕

本肥において開示される発明のうち代表的なものによっ
て得られる効果を筒車に説明すれば、下記のとおりであ
る。すなわち、外部出力端子と回路の電源電圧あるいは
接地電位との間に設げられる出力ＭＯＳＦＥＴを二段構
成とし、出力条件が成立した時に、まず比較的小さなコ
ンダクタンスを持つ第１の出力ＭＯＳＦＦ、Ｔをオン状
態とし、外部出力端子の電圧が所定のレベルに変化し、
た時に、比較的大きなコンダクタンスを持つ第２の出力
ＰＡ　ＯＳ　Ｆ　Ｂ　Ｔをオン状態とすることで、電源
電圧線あるいは接地電位線の電流変化が比較的緩やかな
ものとなるため、電源電圧線あるいは接地電位線ノイズ
を低減し、出力レベルの安定化を図った複数の出力回路
を有する半導体集積回路装置を実現できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたトライステート出力回
路の一実Ｌｔ洲を示す回路図、第２図は、第１図のトラ
イステート出力回路の動作を説明するためのタイミング
図、 第３図は、この発明が適用されたトライステート出力回
路のもう一つの実施例を示す回路図、ｍ　４　（２１は
、この発明が適用されたトライステート出力回路のさら
にもう一つの実施例を示す回路図、 第５図は、従来のトライステート出力回路を示す回１８
図である。 ＤＢＯ〜ＤＢｎ・・・出力回路、Ｑｌ、Ｑ２−・・Ｐチ
ャンネルＭＯＳ　Ｆ　ＥＴ％Ｑ３〜Ｑ９・・・Ｎチャン
ネルＭＯ５ＦＥＴ、Ｎ０Ｃ１，Ｎ０Ｇ２・・・ノアゲー
ト回路、Ｎ　Ａ　Ｇ　ｉ・・・ナントゲート回路、Ｎ１
〜Ｎ　Ｓ・・・インバータ回路、Ｒｓ・・・寄生抵抗、
Ｌｓ・・・寄生インダクタンス。

Claims (1)

1. 【特許請求の範囲】 １、そのゲートに出力すべき内部信号を受け、そのドレ
   インが外部出力端子に結合される比較的小さなコンダク
   タンスを持つ第１の出力ＭＯＳＦＥＴと、上記外部出力
   端子の信号が所定のレベルにされたことを検出するレベ
   ル検出手段と、上記レベル検出手段の出力信号を受け、
   上記第１のＭＯＳＦＥＴと並列形態に設けられる比較的
   大きなコンダクタンスを持つ第２の出力ＭＯＳＦＥＴと
   を含む出力回路を具備することを特徴とする半導体集積
   回路装置。 ２、上記第１および第２の出力ＭＯＳＦＥＴは、そのソ
   ースが回路の接地電位に結合され、そのドレインと電源
   電圧との間には、第１のＭＯＳＦＥＴと相補的に動作す
   る出力ＭＯＳＦＥＴが設けられるものであることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   。 ３、上記レベル検出回路は、上記出力すべき内部信号と
   上記外部端子の信号を受ける論理ゲート回路であること
   を特徴とする特許請求の範囲第１または第２項記載の半
   導体集積回路装置。