JPH11150467A - スルーレート制御装置及びスルーレート制御方法 - Google Patents
スルーレート制御装置及びスルーレート制御方法Info
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- JPH11150467A JPH11150467A JP10181148A JP18114898A JPH11150467A JP H11150467 A JPH11150467 A JP H11150467A JP 10181148 A JP10181148 A JP 10181148A JP 18114898 A JP18114898 A JP 18114898A JP H11150467 A JPH11150467 A JP H11150467A
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- G06F1/32—Means for saving power
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 プログラミングによりスルーレートを制御で
きるスルーレート制御装置及びスルーレート制御方法を
提供する。 【解決手段】 出力信号を出力する第１の回路と、第１
の回路の入力端子に接続された出力端子をそれぞれ備
え、第１及び第２の入力信号がそれぞれ入力される第２
及び第３の回路を形成する。出力信号は、第１及び第２
の入力信号が共に第１の状態であるとき、第１の状態と
し、第１の入力信号が第２の状態であるとき、出力信号
を第２の状態とする。
きるスルーレート制御装置及びスルーレート制御方法を
提供する。 【解決手段】 出力信号を出力する第１の回路と、第１
の回路の入力端子に接続された出力端子をそれぞれ備
え、第１及び第２の入力信号がそれぞれ入力される第２
及び第３の回路を形成する。出力信号は、第１及び第２
の入力信号が共に第１の状態であるとき、第１の状態と
し、第１の入力信号が第２の状態であるとき、出力信号
を第２の状態とする。
Description
【０００１】
【発明の属する技術分野】本発明は、スルーレート制御
装置及びスルーレート制御方法に関し、特に、プログラ
ミングによりスルーレートを制御できる集積回路の出力
ドライバに関する。
装置及びスルーレート制御方法に関し、特に、プログラ
ミングによりスルーレートを制御できる集積回路の出力
ドライバに関する。
【０００２】
【従来の技術】集積回路（以下、ＩＣという。）は、通
常１組の出力ドライバを備え、出力ドライバは、ＩＣの
内部回路から供給される信号を出力パッドを介して、例
えば出力バスにおける独立した複数のラインからなる出
力伝送ラインに出力する。一般的に用いられている出力
ドライバは、電源及びグランドに接続された１又は複数
のトランジスタを備えている。これらトランジスタのゲ
ートは、内部回路に接続され、内部回路からトランジス
タのゲートに出力信号が供給される。
常１組の出力ドライバを備え、出力ドライバは、ＩＣの
内部回路から供給される信号を出力パッドを介して、例
えば出力バスにおける独立した複数のラインからなる出
力伝送ラインに出力する。一般的に用いられている出力
ドライバは、電源及びグランドに接続された１又は複数
のトランジスタを備えている。これらトランジスタのゲ
ートは、内部回路に接続され、内部回路からトランジス
タのゲートに出力信号が供給される。
【０００３】出力信号は、多くの場合、後続する論理回
路に供給されるため、出力信号の電圧及び電流は、後続
の回路を動作させるのに十分な値でなくてはならない。
実際の回路では、トランジスタを用いて出力信号をバッ
ファリングし、出力信号の電力を適切なものにしてい
る。
路に供給されるため、出力信号の電圧及び電流は、後続
の回路を動作させるのに十分な値でなくてはならない。
実際の回路では、トランジスタを用いて出力信号をバッ
ファリングし、出力信号の電力を適切なものにしてい
る。
【０００４】電源を共有する各出力バッファ及び出力ド
ライバにそれぞれ出力信号を供給している場合、一度に
多くの出力信号のバイナリ状態を切り換えると雑音が発
生することがある。例えば、幾つかの出力バッファのバ
イナリ状態が切り換えられると、かなりの電流が出力バ
ッファ及び出力ドライバに流入する。出力バッファ及び
出力ドライバにＣＭＯＳトランジスタを用いた場合で
も、出力バッファの状態を切り換えたときに、電流の流
入は避けられない。この信号の切換による電流の流入
は、ＩＣのパッケージのインダクタンスによって、ＩＣ
パッケージの出力導線に信号のスイッチングによる重大
な雑音を発生させる。
ライバにそれぞれ出力信号を供給している場合、一度に
多くの出力信号のバイナリ状態を切り換えると雑音が発
生することがある。例えば、幾つかの出力バッファのバ
イナリ状態が切り換えられると、かなりの電流が出力バ
ッファ及び出力ドライバに流入する。出力バッファ及び
出力ドライバにＣＭＯＳトランジスタを用いた場合で
も、出力バッファの状態を切り換えたときに、電流の流
入は避けられない。この信号の切換による電流の流入
は、ＩＣのパッケージのインダクタンスによって、ＩＣ
パッケージの出力導線に信号のスイッチングによる重大
な雑音を発生させる。
【０００５】さらに、多くの出力信号が同時に切り換え
られると、ＩＣに供給されている電源の基準電圧ＶCC又
はＶSSは、所定の電圧値を保てなくなる。出力バッファ
及び出力ドライバの状態のスイッチングレートが速くな
るほど、或いは状態が切り換えられる出力バッファ及び
出力ドライバの数が多くなるほど上述の問題が深刻なも
のとなる。すなわち、スイッチングレートが高くなるほ
ど、多くのノイズが発生し、またＶCCやＶSSの実際の電
圧値と所定の電圧値とのずれが大きくなる。
られると、ＩＣに供給されている電源の基準電圧ＶCC又
はＶSSは、所定の電圧値を保てなくなる。出力バッファ
及び出力ドライバの状態のスイッチングレートが速くな
るほど、或いは状態が切り換えられる出力バッファ及び
出力ドライバの数が多くなるほど上述の問題が深刻なも
のとなる。すなわち、スイッチングレートが高くなるほ
ど、多くのノイズが発生し、またＶCCやＶSSの実際の電
圧値と所定の電圧値とのずれが大きくなる。
【０００６】
【発明が解決しようとする課題】上述の問題を解決する
ために、ＩＣの出力に終端抵抗器又はダンピング抵抗器
を用いる手法が知られている。終端抵抗器又はダンピン
グ抵抗器は、信号のリンギングを抑制するよう設計され
る。しかしながら、ＩＣにそれらの素子を追加すること
により、信号の特性及び信頼性が低下する。さらに、終
端抵抗器又はダンピング抵抗器を用いると、コストが高
くなるため望ましくない。
ために、ＩＣの出力に終端抵抗器又はダンピング抵抗器
を用いる手法が知られている。終端抵抗器又はダンピン
グ抵抗器は、信号のリンギングを抑制するよう設計され
る。しかしながら、ＩＣにそれらの素子を追加すること
により、信号の特性及び信頼性が低下する。さらに、終
端抵抗器又はダンピング抵抗器を用いると、コストが高
くなるため望ましくない。
【０００７】したがって、ＩＣの設計者及びチップのユ
ーザの間で、ＩＣの特性を低下させることなく、雑音及
び消費電力を低減し、ＩＣの処理速度を高めるために、
プログラムにより出力信号のスルーレートを制御できる
スルーレート制御装置及びスルーレート制御方法の実現
が望まれている。
ーザの間で、ＩＣの特性を低下させることなく、雑音及
び消費電力を低減し、ＩＣの処理速度を高めるために、
プログラムにより出力信号のスルーレートを制御できる
スルーレート制御装置及びスルーレート制御方法の実現
が望まれている。
【０００８】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係るスルーレート制御装置及びスルーレ
ート制御方法は、出力信号を出力する第１の回路と、第
１の回路の入力端子に接続された出力端子を備え、第１
及び第２の入力信号が入力される第２の回路と、第１の
回路の入力端子に接続された出力端子を備え、第１及び
第２の入力信号が入力される第３の回路とを備え、第１
の回路は、出力信号のスルーレートを所定の値にし、第
１の回路の出力信号は、上記第１及び第２の入力信号が
共に第１の状態であるとき、第１の状態とする。
めに、本発明に係るスルーレート制御装置及びスルーレ
ート制御方法は、出力信号を出力する第１の回路と、第
１の回路の入力端子に接続された出力端子を備え、第１
及び第２の入力信号が入力される第２の回路と、第１の
回路の入力端子に接続された出力端子を備え、第１及び
第２の入力信号が入力される第３の回路とを備え、第１
の回路は、出力信号のスルーレートを所定の値にし、第
１の回路の出力信号は、上記第１及び第２の入力信号が
共に第１の状態であるとき、第１の状態とする。
【０００９】また、本発明に係るスルーレート制御装置
及びスルーレート制御方法は、第１の入力信号が第２の
状態であるとき、出力信号を第２の状態にする。
及びスルーレート制御方法は、第１の入力信号が第２の
状態であるとき、出力信号を第２の状態にする。
【００１０】本発明に係るスルーレート制御装置及びス
ルーレート制御方法は、上述のような構成によって、プ
ログラミングによりスルーレートを制御する。
ルーレート制御方法は、上述のような構成によって、プ
ログラミングによりスルーレートを制御する。
【００１１】
【発明の実施の形態】以下、本発明に係るスルーレート
制御装置及びスルーレート制御方法の実施の形態を図面
を参照して詳細に説明する。
制御装置及びスルーレート制御方法の実施の形態を図面
を参照して詳細に説明する。
【００１２】図１に本発明を適用した出力ドライバを備
える集積回路（以下、ＩＣという。）のブロック図を示
す。このＩＣ１は、図１に示すように、論理コア部３
と、１組の出力ドライバ２と、１組の出力パッド４とを
備えている。論理コア部３と各出力ドライバ２及び出力
パッド４は、それぞれ独立した出力線５により接続され
ている。なお、図１には示さないが、ＩＣ１は、例えば
１つのパッケージ内又は適切なモジュール内に備えられ
ており、外部の回路に直接、或いはバスを介して接続さ
れている。このＩＣ１は、例えばコンピュータシステム
に用いられ、或いはＩＣを採用したその他の機器に用い
られる。
える集積回路（以下、ＩＣという。）のブロック図を示
す。このＩＣ１は、図１に示すように、論理コア部３
と、１組の出力ドライバ２と、１組の出力パッド４とを
備えている。論理コア部３と各出力ドライバ２及び出力
パッド４は、それぞれ独立した出力線５により接続され
ている。なお、図１には示さないが、ＩＣ１は、例えば
１つのパッケージ内又は適切なモジュール内に備えられ
ており、外部の回路に直接、或いはバスを介して接続さ
れている。このＩＣ１は、例えばコンピュータシステム
に用いられ、或いはＩＣを採用したその他の機器に用い
られる。
【００１３】図２は、図１に示すＩＣ１が備える、スル
ーレートをプログラミングにより制御可能な出力ドライ
バ２の回路を示す図である。出力ドライバ２は、２つの
ＮＡＮＤ回路１２，１３と、２つのＮＯＲ回路１４，１
５と、ＮＯＴ回路１６と、抵抗器１７と、８つのトラン
ジスタＭ１〜Ｍ８とを備える。トランジスタＭ１〜Ｍ８
のうち、Ｍ１，Ｍ３，Ｍ５及びＭ７は、Ｐチャンネル型
ＭＯＳトランジスタであり、一方Ｍ２，Ｍ４，Ｍ６及び
Ｍ８は、Ｎチャンネル型ＭＯＳトランジスタである。
ーレートをプログラミングにより制御可能な出力ドライ
バ２の回路を示す図である。出力ドライバ２は、２つの
ＮＡＮＤ回路１２，１３と、２つのＮＯＲ回路１４，１
５と、ＮＯＴ回路１６と、抵抗器１７と、８つのトラン
ジスタＭ１〜Ｍ８とを備える。トランジスタＭ１〜Ｍ８
のうち、Ｍ１，Ｍ３，Ｍ５及びＭ７は、Ｐチャンネル型
ＭＯＳトランジスタであり、一方Ｍ２，Ｍ４，Ｍ６及び
Ｍ８は、Ｎチャンネル型ＭＯＳトランジスタである。
【００１４】データ信号入力端子１０に入力されるデー
タ信号は、ＮＡＮＤ回路１２，１３及びＮＯＲ回路１
４，１５の一方の入力端子に供給される。セル信号入力
端子１１に入力されるセル信号は、ＮＡＮＤ回路１３の
一方の入力端子と、ＮＯＴ回路１６と、ＮＯＲ回路１４
の一方の入力端子と、トランジスタＭ４，Ｍ７のゲート
に供給される。トランジスタＭ７のソースは、定電圧源
ＶDDに接続されており、ドレインはＮＡＮＤ回路１３の
出力端子に接続されている。ＮＡＮＤ回路１３の出力端
子は、トランジスタＭ５のゲートにも接続されており、
このトランジスタＭ５のソースは、定電圧源ＶDDに接続
されており、ドレインはトランジスタＭ６のドレインに
接続されている。
タ信号は、ＮＡＮＤ回路１２，１３及びＮＯＲ回路１
４，１５の一方の入力端子に供給される。セル信号入力
端子１１に入力されるセル信号は、ＮＡＮＤ回路１３の
一方の入力端子と、ＮＯＴ回路１６と、ＮＯＲ回路１４
の一方の入力端子と、トランジスタＭ４，Ｍ７のゲート
に供給される。トランジスタＭ７のソースは、定電圧源
ＶDDに接続されており、ドレインはＮＡＮＤ回路１３の
出力端子に接続されている。ＮＡＮＤ回路１３の出力端
子は、トランジスタＭ５のゲートにも接続されており、
このトランジスタＭ５のソースは、定電圧源ＶDDに接続
されており、ドレインはトランジスタＭ６のドレインに
接続されている。
【００１５】ＮＯＴ回路１６は、セル信号入力端子から
供給された信号の逆の論理値を示す信号をＮＯＲ回路１
５の一方の入力端子とＮＡＮＤ回路１２の一方の入力端
子と、トランジスタＭ３，Ｍ８のゲートに供給する。Ｎ
ＡＮＤ回路１２の出力信号はトランジスタＭ１のゲート
に供給され、ＮＯＲ回路１４の出力信号はトランジスタ
Ｍ２のゲートに供給される。トランジスタＭ３，Ｍ１の
ソースは、定電圧源ＶDDに接続されており、トランジス
タＭ３のドレインは、ＮＡＮＤ回路１２の出力端子に接
続されており、トランジスタＭ１のドレインは、出力パ
ッド４及びトランジスタＭ２のドレインに接続されてい
る。トランジスタＭ５のドレインは、トランジスタＭ６
のドレイン及び抵抗器１７の一方の端子に接続されてい
る。この抵抗器１７の他方の端子は、出力パッド４に接
続されている。トランジスタＭ２，Ｍ４，Ｍ６及びＭ８
のソースは、接地されている。
供給された信号の逆の論理値を示す信号をＮＯＲ回路１
５の一方の入力端子とＮＡＮＤ回路１２の一方の入力端
子と、トランジスタＭ３，Ｍ８のゲートに供給する。Ｎ
ＡＮＤ回路１２の出力信号はトランジスタＭ１のゲート
に供給され、ＮＯＲ回路１４の出力信号はトランジスタ
Ｍ２のゲートに供給される。トランジスタＭ３，Ｍ１の
ソースは、定電圧源ＶDDに接続されており、トランジス
タＭ３のドレインは、ＮＡＮＤ回路１２の出力端子に接
続されており、トランジスタＭ１のドレインは、出力パ
ッド４及びトランジスタＭ２のドレインに接続されてい
る。トランジスタＭ５のドレインは、トランジスタＭ６
のドレイン及び抵抗器１７の一方の端子に接続されてい
る。この抵抗器１７の他方の端子は、出力パッド４に接
続されている。トランジスタＭ２，Ｍ４，Ｍ６及びＭ８
のソースは、接地されている。
【００１６】図２に示す構成例では、抵抗器１７を用い
ているが、この抵抗器１７に代えて例えばＭ５やＭ６等
のトランジスタの拡散領域を拡張しても良い。例えば、
トランジスタＭ５のドレインの拡散領域を拡張し、トラ
ンジスタＭ５が約４７オームの抵抗値を有するようにし
てもよい。また、トランジスタＭ６のドレインの拡散領
域を拡張し、トランジスタＭ６が４７オームの抵抗値を
有するようにしてもよい。
ているが、この抵抗器１７に代えて例えばＭ５やＭ６等
のトランジスタの拡散領域を拡張しても良い。例えば、
トランジスタＭ５のドレインの拡散領域を拡張し、トラ
ンジスタＭ５が約４７オームの抵抗値を有するようにし
てもよい。また、トランジスタＭ６のドレインの拡散領
域を拡張し、トランジスタＭ６が４７オームの抵抗値を
有するようにしてもよい。
【００１７】出力ドライバ２の論理状態は４つある。４
つのそれぞれの論理状態における各素子の状態を図３に
示す。図３に示す４つの論理状態のうち、特に状態１及
び状態２において、出力ドライバ２は、スルーレートの
制御及び静電放電（ESD:electro-static discharge）に
対する回路の保護を行う。論理状態が状態３又は状態４
の場合は、出力ドライバ２は、静電放電に対する回路の
保護のみを行い、スルーレートの制御は行わない。
つのそれぞれの論理状態における各素子の状態を図３に
示す。図３に示す４つの論理状態のうち、特に状態１及
び状態２において、出力ドライバ２は、スルーレートの
制御及び静電放電（ESD:electro-static discharge）に
対する回路の保護を行う。論理状態が状態３又は状態４
の場合は、出力ドライバ２は、静電放電に対する回路の
保護のみを行い、スルーレートの制御は行わない。
【００１８】出力ドライバの論理状態が状態３又は状態
４にされる場合とは、スルーレートの制御が必要ない場
合、例えば、負荷が非誘導性であるため出力信号にリン
グ効果が生じない場合、或いはＩＣ１と外部装置との接
続が短くできる場合等である。スルーレートの制御を行
う場合には、後述のように、出力ドライバ２のセル信号
入力端子１１に入力するセル信号の論理値をＨにすれば
よく、逆にスルーレートの制御を行わない場合は、セル
信号入力端子１１に入力されるセル信号の論理値をＬに
すればよい。一方、データ信号は、出力ドライバ２のデ
ータ入力端子１０に供給される。出力パッド４に出力さ
れる出力信号の論理値は、このデータ信号の論理値に等
しい。
４にされる場合とは、スルーレートの制御が必要ない場
合、例えば、負荷が非誘導性であるため出力信号にリン
グ効果が生じない場合、或いはＩＣ１と外部装置との接
続が短くできる場合等である。スルーレートの制御を行
う場合には、後述のように、出力ドライバ２のセル信号
入力端子１１に入力するセル信号の論理値をＨにすれば
よく、逆にスルーレートの制御を行わない場合は、セル
信号入力端子１１に入力されるセル信号の論理値をＬに
すればよい。一方、データ信号は、出力ドライバ２のデ
ータ入力端子１０に供給される。出力パッド４に出力さ
れる出力信号の論理値は、このデータ信号の論理値に等
しい。
【００１９】図２及び図３を用いて、この出力ドライバ
２の動作をさらに詳細に説明する。
２の動作をさらに詳細に説明する。
【００２０】まず、出力ドライバ２の論理状態が状態１
又は状態２の場合、すなわちスルーレートの制御を行う
場合について説明する。
又は状態２の場合、すなわちスルーレートの制御を行う
場合について説明する。
【００２１】データ信号及びセル信号の論理値が共にハ
イレベル（以下、Ｈという。）である場合、出力ドライ
バ２の論理状態は状態１となる。状態１では、ＮＡＮＤ
回路１３，ＮＯＲ回路１４，１５から出力される信号の
論理値はローレベル（以下、Ｌという。）であり、ＮＡ
ＮＤ回路１２から出力される信号の論理値はＨである。
この場合、トランジスタＭ１，Ｍ２，Ｍ６，Ｍ７，Ｍ８
はオフになり、トランジスタＭ３，Ｍ４，Ｍ５は、オン
になる。特に、トランジスタＭ３，Ｍ４は、ダイオード
接続となり、トランジスタＭ５及び抵抗器１７に電流が
流れ、出力信号が出力パッド４から出力される。
イレベル（以下、Ｈという。）である場合、出力ドライ
バ２の論理状態は状態１となる。状態１では、ＮＡＮＤ
回路１３，ＮＯＲ回路１４，１５から出力される信号の
論理値はローレベル（以下、Ｌという。）であり、ＮＡ
ＮＤ回路１２から出力される信号の論理値はＨである。
この場合、トランジスタＭ１，Ｍ２，Ｍ６，Ｍ７，Ｍ８
はオフになり、トランジスタＭ３，Ｍ４，Ｍ５は、オン
になる。特に、トランジスタＭ３，Ｍ４は、ダイオード
接続となり、トランジスタＭ５及び抵抗器１７に電流が
流れ、出力信号が出力パッド４から出力される。
【００２２】この結果、出力パッド４において出力信号
が論理値Ｌを示す信号から論理値Ｈを示す信号に遷移す
るときのスルーレートは、図４に示すようなものとな
る。この出力ドライバ２のスルーレートは、抵抗器１７
の抵抗値により調節できる。例えば、この実施例では、
この抵抗器１７の抵抗値は、平均的なプリント回路板の
特性インピーダンスに等しい４７オームとしている。こ
のように４７オームの抵抗器１７を用いた場合、立ち上
がりにかかる時間ＴS は、およそ１〜１．５ナノ秒とな
る。
が論理値Ｌを示す信号から論理値Ｈを示す信号に遷移す
るときのスルーレートは、図４に示すようなものとな
る。この出力ドライバ２のスルーレートは、抵抗器１７
の抵抗値により調節できる。例えば、この実施例では、
この抵抗器１７の抵抗値は、平均的なプリント回路板の
特性インピーダンスに等しい４７オームとしている。こ
のように４７オームの抵抗器１７を用いた場合、立ち上
がりにかかる時間ＴS は、およそ１〜１．５ナノ秒とな
る。
【００２３】さらに、トランジスタＭ１，Ｍ２がオフで
あるため、出力ドライバ２、すなわちＩＣ１が、その外
部にある素子や回路から発生する静電放電から保護され
る。また、トランジスタＭ１及びＭ２がオフであるた
め、出力ドライバ２内の各素子に誤動作を起こさせる虞
のある信号が出力パッド４から進入することはない。
あるため、出力ドライバ２、すなわちＩＣ１が、その外
部にある素子や回路から発生する静電放電から保護され
る。また、トランジスタＭ１及びＭ２がオフであるた
め、出力ドライバ２内の各素子に誤動作を起こさせる虞
のある信号が出力パッド４から進入することはない。
【００２４】続いて、出力ドライバ２の論理状態が状態
２となる場合を説明する。データ信号の論理値がＬであ
り、セル信号の論理値がＨであるとき、出力ドライバの
論理状態は、状態２となる。このとき、ＮＡＮＤ回路１
２，１３及びＮＯＲ回路１５から出力される信号の論理
値はＨであり、ＮＯＲ回路１４から出力される信号の論
理値はＬである。また、トランジスタＭ１，Ｍ２，Ｍ
５，Ｍ７，Ｍ８は、オフになり、トランジスタＭ３，Ｍ
４，Ｍ６は、オンになる。この場合、トランジスタＭ
３，トランジスタＭ４は、ダイオード接続となり、出力
信号の信号線は、トランジスタＭ６を介してグランドに
接続される。このとき、抵抗器１７に流れている電流
は、抵抗器１７の抵抗値に基づくスルーレートで減少す
る。これにより出力パッド４に出力される出力信号の論
理値はＨからＬに遷移し、このときのスルーレートは図
４に示すようなものとなる。図４に示すように、Ｈから
Ｌへの遷移にかかる立ち下がり時間ＴS は、例えばおよ
そ１〜１．５ナノ秒である。
２となる場合を説明する。データ信号の論理値がＬであ
り、セル信号の論理値がＨであるとき、出力ドライバの
論理状態は、状態２となる。このとき、ＮＡＮＤ回路１
２，１３及びＮＯＲ回路１５から出力される信号の論理
値はＨであり、ＮＯＲ回路１４から出力される信号の論
理値はＬである。また、トランジスタＭ１，Ｍ２，Ｍ
５，Ｍ７，Ｍ８は、オフになり、トランジスタＭ３，Ｍ
４，Ｍ６は、オンになる。この場合、トランジスタＭ
３，トランジスタＭ４は、ダイオード接続となり、出力
信号の信号線は、トランジスタＭ６を介してグランドに
接続される。このとき、抵抗器１７に流れている電流
は、抵抗器１７の抵抗値に基づくスルーレートで減少す
る。これにより出力パッド４に出力される出力信号の論
理値はＨからＬに遷移し、このときのスルーレートは図
４に示すようなものとなる。図４に示すように、Ｈから
Ｌへの遷移にかかる立ち下がり時間ＴS は、例えばおよ
そ１〜１．５ナノ秒である。
【００２５】さらに、トランジスタＭ１及びＭ２がオフ
であるため、出力ドライバ２、すなわちＩＣ１が、その
外部にある素子や回路から発生する静電放電から保護さ
れる。
であるため、出力ドライバ２、すなわちＩＣ１が、その
外部にある素子や回路から発生する静電放電から保護さ
れる。
【００２６】続いて、出力ドライバ２の論理状態が状態
３及び状態４の場合、すなわちスルーレートの制御が行
われない場合を説明する。
３及び状態４の場合、すなわちスルーレートの制御が行
われない場合を説明する。
【００２７】データ信号の論理値がＨであり、セル信号
の論理値がＬである場合、出力ドライバの論理状態は状
態３になる。状態３では、ＮＡＮＤ回路１２，ＮＯＲ回
路１４，１５から出力される信号の論理値はＬとなり、
ＮＡＮＤ回路１３から出力される信号の論理値はＨとな
る。また、トランジスタＭ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６
がオフになり、トランジスタＭ１，Ｍ７，Ｍ８がオンに
なる。このとき、トランジスタＭ７及びトランジスタＭ
８は、ダイオード接続となり、トランジスタＭ１を介し
て電流が流れ、出力パッド４に出力信号が出力される。
この結果、出力パッド４における出力信号の論理値はＬ
からＨに遷移する。さらに、トランジスタＭ５及びＭ６
がオフであるため、出力ドライバ２、すなわちＩＣ１
が、その外部にある素子や回路から発生する静電放電か
ら保護される。また、トランジスタＭ５及びＭ６がオフ
であるため、出力ドライバ２内の他の素子に誤動作を引
き起こすような信号が出力パッド４を介して進入する虞
はない。
の論理値がＬである場合、出力ドライバの論理状態は状
態３になる。状態３では、ＮＡＮＤ回路１２，ＮＯＲ回
路１４，１５から出力される信号の論理値はＬとなり、
ＮＡＮＤ回路１３から出力される信号の論理値はＨとな
る。また、トランジスタＭ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６
がオフになり、トランジスタＭ１，Ｍ７，Ｍ８がオンに
なる。このとき、トランジスタＭ７及びトランジスタＭ
８は、ダイオード接続となり、トランジスタＭ１を介し
て電流が流れ、出力パッド４に出力信号が出力される。
この結果、出力パッド４における出力信号の論理値はＬ
からＨに遷移する。さらに、トランジスタＭ５及びＭ６
がオフであるため、出力ドライバ２、すなわちＩＣ１
が、その外部にある素子や回路から発生する静電放電か
ら保護される。また、トランジスタＭ５及びＭ６がオフ
であるため、出力ドライバ２内の他の素子に誤動作を引
き起こすような信号が出力パッド４を介して進入する虞
はない。
【００２８】データ信号の論理値及びセル信号の論理値
が共にＬである場合、出力ドライバ２の論理状態は状態
４になる。このとき、ＮＡＮＤ回路１２，１３，ＮＯＲ
回路１４から出力される信号の論理値はＨとなり、ＮＯ
Ｒ回路１５から出力される信号の論理値は、Ｌとなる。
状態４では、トランジスタＭ１，Ｍ３，Ｍ４，Ｍ５，Ｍ
６は、オフになり、トランジスタＭ２，Ｍ７，Ｍ８は、
オンになる。このときトランジスタＭ７及びトランジス
タＭ８は、ダイオード接続になり、また、出力信号の信
号線は、トランジスタＭ２を介してグランドに接続され
る。この結果、出力パッド４における出力信号の論理値
は、ＨからＬに遷移する。また、トランジスタＭ５及び
Ｍ６がオフであるため、出力ドライバ２内の各素子は、
ＩＣ１と同様に、外部の素子や回路から発生する静電放
電から保護される。
が共にＬである場合、出力ドライバ２の論理状態は状態
４になる。このとき、ＮＡＮＤ回路１２，１３，ＮＯＲ
回路１４から出力される信号の論理値はＨとなり、ＮＯ
Ｒ回路１５から出力される信号の論理値は、Ｌとなる。
状態４では、トランジスタＭ１，Ｍ３，Ｍ４，Ｍ５，Ｍ
６は、オフになり、トランジスタＭ２，Ｍ７，Ｍ８は、
オンになる。このときトランジスタＭ７及びトランジス
タＭ８は、ダイオード接続になり、また、出力信号の信
号線は、トランジスタＭ２を介してグランドに接続され
る。この結果、出力パッド４における出力信号の論理値
は、ＨからＬに遷移する。また、トランジスタＭ５及び
Ｍ６がオフであるため、出力ドライバ２内の各素子は、
ＩＣ１と同様に、外部の素子や回路から発生する静電放
電から保護される。
【００２９】上述のように、本発明は、ＩＣにおいて、
プログラミングによりスルーレートを制御できる出力ド
ライバに用いることのできるスルーレート制御装置及び
スルーレート制御方法を提供する。ＩＣの設計者及びチ
ップユーザは、このスルーレートを制御できる出力ドラ
イバを用いることにより、ＩＣの特性を悪化させること
なく、ＩＣにおける雑音を低減し、消費電力を少なく
し、ＩＣの処理速度を高めることができる。
プログラミングによりスルーレートを制御できる出力ド
ライバに用いることのできるスルーレート制御装置及び
スルーレート制御方法を提供する。ＩＣの設計者及びチ
ップユーザは、このスルーレートを制御できる出力ドラ
イバを用いることにより、ＩＣの特性を悪化させること
なく、ＩＣにおける雑音を低減し、消費電力を少なく
し、ＩＣの処理速度を高めることができる。
【００３０】本発明は、上述の実施の形態の細部に限定
されるものではなく、本発明の主旨及び本質的な特性を
備える様々な実施の形態が想到される。すなわち、上述
の実施の形態の説明は、単なる例示に過ぎず、よって本
発明の範囲は、上述の実施の形態の細部に限定されるも
のではなく、特許請求の範囲により解釈されるものであ
る。特許請求の範囲における文言と同等とみなすことの
できる実施の形態のあらゆる変更は、本発明の範囲内に
あるものである。
されるものではなく、本発明の主旨及び本質的な特性を
備える様々な実施の形態が想到される。すなわち、上述
の実施の形態の説明は、単なる例示に過ぎず、よって本
発明の範囲は、上述の実施の形態の細部に限定されるも
のではなく、特許請求の範囲により解釈されるものであ
る。特許請求の範囲における文言と同等とみなすことの
できる実施の形態のあらゆる変更は、本発明の範囲内に
あるものである。
【００３１】
【発明の効果】上述のように、本発明に係るスルーレー
ト制御装置及びスルーレート制御方法は、出力信号を出
力する第１の回路と、第１の回路の入力端子に接続され
た出力端子を備え、第１及び第２の入力信号が入力され
る第２の回路と、第１の回路の入力端子に接続された出
力端子を備え、第１及び第２の入力信号が入力される第
３の回路とを備え、第１の回路は、出力信号のスルーレ
ートを所定の値にし、第１の回路の出力信号は、上記第
１及び第２の入力信号が共に第１の状態であるとき、第
１の状態とし、また、第１の入力信号が第２の状態であ
るとき、出力信号を第２の状態にする。
ト制御装置及びスルーレート制御方法は、出力信号を出
力する第１の回路と、第１の回路の入力端子に接続され
た出力端子を備え、第１及び第２の入力信号が入力され
る第２の回路と、第１の回路の入力端子に接続された出
力端子を備え、第１及び第２の入力信号が入力される第
３の回路とを備え、第１の回路は、出力信号のスルーレ
ートを所定の値にし、第１の回路の出力信号は、上記第
１及び第２の入力信号が共に第１の状態であるとき、第
１の状態とし、また、第１の入力信号が第２の状態であ
るとき、出力信号を第２の状態にする。
【００３２】このような構成により、本発明に係るスル
ーレート制御装置及びスルーレート制御方法は、プログ
ラミングによりスルーレートを制御することができる出
力ドライバを提供できる。これにより、ＩＣの特性を悪
化させることなく、雑音を低減し、消費電力を少なく
し、処理速度を高めることができる。
ーレート制御装置及びスルーレート制御方法は、プログ
ラミングによりスルーレートを制御することができる出
力ドライバを提供できる。これにより、ＩＣの特性を悪
化させることなく、雑音を低減し、消費電力を少なく
し、処理速度を高めることができる。
【図１】本発明を適用した出力ドライバを備える集積回
路を示す図である。
路を示す図である。
【図２】本発明を適用した出力ドライバの回路図であ
る。
る。
【図３】出力ドライバに入力される信号及び各素子の真
理表を示す図である。
理表を示す図である。
【図４】出力ドライバにより制御される出力信号のスル
ーレートを示す図である。
ーレートを示す図である。
４ 出力パッド、１０ データ信号入力端子、１１ セ
ル信号入力端子、１２ ＮＡＮＤ回路、１３ ＮＡＮＤ
回路、１４ ＮＯＲ回路、１５ ＮＯＲ回路、１６ Ｎ
ＯＴ回路
ル信号入力端子、１２ ＮＡＮＤ回路、１３ ＮＡＮＤ
回路、１４ ＮＯＲ回路、１５ ＮＯＲ回路、１６ Ｎ
ＯＴ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーヤー ネジャト アメリカ合衆国 カリフォルニア州 92109 サンディエゴ ベリル ストリー ト 1505 (72)発明者 ヒロシ タカノ アメリカ合衆国 カリフォルニア州 92128 サンディエゴ ダンバーズ サー クル 11978
Claims (23)
- 【請求項１】 出力信号を出力する第１の回路と、 上記第１の回路の入力端子に接続された出力端子を備
え、第１及び第２の入力信号が入力される第２の回路
と、 上記第１の回路の入力端子に接続された出力端子を備
え、上記第１及び第２の入力信号が入力される第３の回
路とを備え、 上記第１の回路は、上記出力信号のスルーレートを所定
の値にし、該第１の回路の出力信号は、上記第１及び第
２の入力信号が共に第１の状態であるとき、第１の状態
であるスルーレート制御装置。 - 【請求項２】 上記第１の入力信号が第２の状態である
とき、上記出力信号は、第２の状態であることを特徴と
する請求項１記載のスルーレート制御装置。 - 【請求項３】 上記第１の状態は、Ｈレベルの論理値を
示すことを特徴とする請求項１記載のスルーレート制御
装置。 - 【請求項４】 上記第２の状態は、Ｌレベルの論理値を
示すことを特徴とする請求項２記載のスルーレート制御
装置。 - 【請求項５】 上記第１の回路は、抵抗器を備えること
を特徴とする請求項１記載のスルーレート制御装置。 - 【請求項６】 上記第１の回路は、ソースと、拡散領域
が拡張されたドレインと、ゲートとを有するＰチャンネ
ル型ＭＯＳトランジスタを備え、上記ゲートは、上記第
２の回路の出力端子に接続され、上記ソースは、定電圧
源に接続され、上記ドレインは、所定のスルーレートを
有する出力信号を出力することを特徴とする請求項１記
載のスルーレート制御装置。 - 【請求項７】 上記第１の回路は、ソースと、拡散領域
が拡張されたドレインと、ゲートを有するＮチャンネル
型ＭＯＳトランジスタを備え、上記ゲートは、上記第３
の回路の出力端子に接続され、上記ソースは、接地さ
れ、上記ドレインは、上記第２の回路の出力端子に接続
され、該ドレインは、所定のスルーレートを有する出力
信号を出力することを特徴とする請求項１記載のスルー
レート制御装置。 - 【請求項８】 上記第１の信号と、上記第２の信号の否
定の値を示す第３の信号とを受信する第４の回路と、 上記第１の信号と上記第２の信号を受信する第５の回路
と、 上記第４の回路の出力端子に接続された第１の素子と、 上記第５の回路の出力端子に接続された第２の素子とを
備え、 上記第１及び第２の信号が上記第１の状態であるとき、
上記第１及び第２の素子は、動作しないことを特徴とす
る請求項１記載のスルーレート制御装置。 - 【請求項９】 上記第１の信号が第２の状態であり、上
記第２の信号が第１の状態であるとき、上記第１及び第
２の素子は、動作しないことを特徴とする請求項８記載
のスルーレート制御装置。 - 【請求項１０】 上記第１の信号が第１の状態であり、
上記第２の信号が第２の状態であるとき、上記第１の回
路は、スルーレートを制御することなく出力信号を出力
することを特徴とする請求項１記載のスルーレート制御
装置。 - 【請求項１１】 上記第１及び第２の信号が第２の状態
であるとき、上記第１の回路は、スルーレートの制御を
行わずに出力信号を出力することを特徴とする請求項１
記載のスルーレート制御装置。 - 【請求項１２】 上記第２の回路の出力端子に接続され
た第１の素子と、 上記第３の回路の出力端子に接続された第２の素子とを
備え、 上記第１の信号が第１の状態であり、上記第２の信号が
第２の状態であるとき、上記第１及び第２の素子は動作
しないことを特徴とする請求項１０記載のスルーレート
制御装置。 - 【請求項１３】 上記第１及び第２の信号が第２の状態
であるとき、上記第１及び第２の素子は、動作しないこ
とを特徴とする請求項１２記載のスルーレート制御装
置。 - 【請求項１４】 出力信号を出力する第１の回路を形成
するステップと、 上記第１の回路の入力端子に接続された出力端子を備
え、第１及び第２の入力信号が入力される第２の回路を
形成するステップと、 上記第１の回路の入力端子に接続された出力端子を備
え、上記第１及び第２の入力信号が入力される第３の回
路を形成するステップと、 上記出力信号のスルーレートを所定の値にし、上記第１
及び第２の入力信号が共に第１の状態であるとき、上記
出力信号を第１の状態とするステップとを有するスルー
レート制御方法。 - 【請求項１５】 上記第１の信号が第２の状態であると
き、上記出力信号を第２の状態とするするステップを有
することを特徴とする請求項１４記載のスルーレート制
御方法。 - 【請求項１６】 上記第１の状態は、Ｈレベルの論理値
を示すことを特徴とする請求項１４記載のスルーレート
制御方法。 - 【請求項１７】 上記第２の状態は、Ｌレベルの論理値
を示すことを特徴とする請求項１５記載のスルーレート
制御方法。 - 【請求項１８】 上記第１の信号と、上記第２の信号の
否定の値を示す第３の信号とを受信する第４の回路を形
成するステップと、 上記第１の信号と上記第２の信号を受信する第５の回路
を形成するステップと、 上記第４の回路の出力端子に接続された第１の素子を形
成するステップと、 上記第５の回路の出力端子に接続された第２の素子を形
成するステップと、 上記第１及び第２の信号が上記第１の状態であるとき、
上記第１及び第２の素子をオフにすることを特徴とする
請求項１４記載のスルーレート制御方法。 - 【請求項１９】 上記第１の信号が第２の状態であり、
上記第２の信号が第第１の状態であるとき、上記第１及
び第２の素子をオフにするステップを備えることを特徴
とする請求項１８記載のスルーレート制御方法。 - 【請求項２０】 上記第１の信号が第１の状態であり、
上記第２の信号が第２の状態であるとき、スルーレート
の制御を行わずに上記出力信号を出力することを特徴と
する請求項１４記載のスルーレート制御方法。 - 【請求項２１】 上記第１及び第２の信号が第２の状態
であるとき、スルーレートの制御を行わずに上記出力信
号を出力することを特徴とする請求項１４記載のスルー
レート制御方法。 - 【請求項２２】 上記第２の回路の出力端子に接続され
た第１の素子を形成するステップと、 上記第３の回路の出力端子に接続された第２の素子を形
成するステップと、 上記第１の信号が第１の状態であり、上記第２の信号が
第２の状態であるとき、上記第１及び第２の素子をオフ
にするステップとを有することを特徴とするを請求項２
１記載のスルーレート制御方法。 - 【請求項２３】 上記第１及び第２の信号が第２の状態
であるとき、上記第１及び第２の素子をオフにするステ
ップとを有することを特徴とする請求項２２記載のスル
ーレート制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/884,438 US5977790A (en) | 1997-06-27 | 1997-06-27 | Apparatus and method of providing a programmable slew rate control output driver |
| US08/884438 | 1997-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150467A true JPH11150467A (ja) | 1999-06-02 |
| JP4174102B2 JP4174102B2 (ja) | 2008-10-29 |
Family
ID=25384632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18114898A Expired - Fee Related JP4174102B2 (ja) | 1997-06-27 | 1998-06-26 | スルーレート制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5977790A (ja) |
| JP (1) | JP4174102B2 (ja) |
| KR (1) | KR100511824B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222403B1 (en) * | 1998-06-02 | 2001-04-24 | Nec Corporation | Slew rate output circuit with an improved driving capability of driving an output MOS field effect transistor |
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|---|---|---|---|---|
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| US6242942B1 (en) | 1998-11-13 | 2001-06-05 | Integrated Device Technology, Inc. | Integrated circuit output buffers having feedback switches therein for reducing simultaneous switching noise and improving impedance matching characteristics |
| US6356102B1 (en) | 1998-11-13 | 2002-03-12 | Integrated Device Technology, Inc. | Integrated circuit output buffers having control circuits therein that utilize output signal feedback to control pull-up and pull-down time intervals |
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| US6288563B1 (en) | 1998-12-31 | 2001-09-11 | Intel Corporation | Slew rate control |
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| KR100564586B1 (ko) | 2003-11-17 | 2006-03-29 | 삼성전자주식회사 | 비트 구성에 따라 출력신호의 슬루율을 조절하는 데이터출력 드라이버 |
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| US4731553A (en) * | 1986-09-30 | 1988-03-15 | Texas Instruments Incorporated | CMOS output buffer having improved noise characteristics |
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1997
- 1997-06-27 US US08/884,438 patent/US5977790A/en not_active Expired - Lifetime
-
1998
- 1998-06-24 KR KR10-1998-0023952A patent/KR100511824B1/ko not_active IP Right Cessation
- 1998-06-26 JP JP18114898A patent/JP4174102B2/ja not_active Expired - Fee Related
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Also Published As
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|---|---|
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| JP4174102B2 (ja) | 2008-10-29 |
| KR19990007298A (ko) | 1999-01-25 |
| US5977790A (en) | 1999-11-02 |
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