KR960009398B1

KR960009398B1 - 출력 버퍼 회로

Info

Publication number: KR960009398B1
Application number: KR1019890001022A
Authority: KR
Inventors: 김종기
Original assignee: 문정환; 금성일렉트론주식회사
Priority date: 1989-01-30
Filing date: 1989-01-30
Publication date: 1996-07-18
Also published as: KR900012434A

Abstract

내용없음

Description

출력 버퍼 회로

제1도는 종래의 출력버퍼회로도.

제2도는 본 발명의 출력버퍼회로도.

제3도는 본 발명에 따른 게이트 상세도.

제4도는 각 노드에서의 전압 파형도.

* 도면의 주요부분에 대한 부호의 설명

G₁: 낸드게이트 G₂: 노아게이트

G₃: 인버터 P₁: 피모스 트랜지스터

N₁: 엔모스 트랜지스터 L₁,L₂: 인덕터

CL : 캐패시터

본 발명은 로직 게이트를 이용한 슬루우(Slew) 레이트(Rate) 조절기능을 갖는 출력버퍼에 관한 것으로 특히, 반도체 기술향상에 따라 발생하는 파워 바운스(Bounce) 문제해결에 적당하도록 한 로직 게이트 입력을 옵션(Option)으로 하는 슬루우 레이트 조절의 출력버퍼회로에 관한 것이다.

종래 기술에 대한 회로구성 및 동작상태를 첨부도면에 따라 설명하면 아래와 같다.

먼저 제1도에서 그 구성을 살펴보면, IC 내부에서 입력신호(A)와 3상태 인에이블신호(EN)는 낸드게이트(G₁)를 거쳐 피모스 트랜지스터(P₁)와 연결되고, 또 입력신호(A)와 인버터(G₃)를 거친 3상태 인에이블신호(EN)는 노아게이트(G₂)를 거쳐 엔모스 트랜지스터(N₁)와 연결되며, 상기 IC 내부에 연결된 피모스 트랜지스터(P₁)의 한측단은 인덕터(L₁)를 거쳐 전원(VDD)과 연결되고, 엔모스 트랜지스터(N₁)의 한측단은 인덕터(L₂)를 거쳐 접지(VSS)와 연결되며, 피,엔모스 트랜지스터(P₁,N₁)의 접속단은 캐패시터(C₁)를 거쳐 출력으로 연결된다.

상기 구성회로의 동작상태를 설명하면, 도면 제1도에서 신호 'A'는 입력신호이고, 신호 'EN'은 3상태 인에이블신호이다. 3상태 인에이블신호(EN)가 하이이면 낸드게이트(G₁) 및 노아게이트(G₂)가 각각 인에이블상태가 되어, 입력신호(A)에 따라 노드(Node) P, N의 각각 상태가 결정되어 피,엔모스 트랜지스터(P₁,N₁)는 각각 온, 오프 동작을 하게 되고, 3상태 인에이블신호(EN)가 로우이면 낸드게이트(G₁) 및 노아게이트(G₂)가 각각 디스에이블(disable) 상태가 되어, 입력신호(A)에 상관없이 노드 P와 N이 각가 하이와 로우상태로 결정되므로, 피,엔모스 트랜지스터(P₁,N₁)는 모두 오프로 되어 노드 Z는 3상태가 된다. 그런데 종래의 출력버퍼회로에서는 3상태 인에이블신호(EN)가 하이인 상태에서 입력신호(A)가 변함에 따라 노드 P와 N이 입력신호(A)의 반대위상이 되어 피,엔모스 트랜지스터(P₁,N₁)를 온하게 한다. 여기서 입력신호(A)가 로우에서 하이로 변할때 노드 P와 N이 하이에서 로우로 변하여 피모스 트랜지스터(P₁)는 온되고, 엔모스 트랜지스터(N₁)는 오프되어, 출력 로우드 캐패시터(C_L)에 전류가 충전되는데, 이때 피모스 트랜지스터(P₁)를 통해 흐르는 전류가 순간적으로 크면, IC에서 본딩(Bonding) 와이어(Wire)에 의한 인덕터(L₁) 성분에 의해 VDD 전압이

만큼 바운싱이 생겨(입력신호(A)가 하이에서 로우로 변할때는 상기와 동일한 이유로 VSS가

만큼 바운싱이 생긴다.), IC 전체의 로직 상태를 변하게 하는 문제점이 있었다.

본 발명은 상기와 같은 종래의 문제점을 감안하여, 부가적인 회로구성이 필요없이 파워 바운스 문제를 해결할 수 있게 창안한 것으로, 이를 도면에 따라 상세히 설명하면 다음과 같다.

본 발명의 일반적 회로구성은 종래와 동일하지만, 게이트(G₁,G₂)의 구성에 있어서는 기존의 단순한 2입력 낸드게이트, 2입력 노아게이트가 아니라, 낸드게이트(G₁)는 제3도의 가와 같이 입력신호(A)를 받는 피모스 트랜지스터(G₁P₁)와 3상태 인에이블신호(EN)를 받는 피모스 트랜지스터(G₁EP)의 한측단이 접속되고, 이 접속단에 입력신호(A)를 받는 N개의 엔모스 트랜지스터(G₁Nn)와 연결되고, 3상태 인에이블신호(EN)를 받는 엔모스 트랜지스터(G₁EN)가 직렬 구성되어 접속되고, 엔모스 트랜지스터(G₁EN)의 한측단은 VSS 전원과 연결되며, 피모스 트랜지스터(G₁P₁,G₁EP)의 나머지 한측단은 VDD 전원과 연결되는 구성이고, 오아게이트(G₂)는 제3도의 나와 같이 3상태 인에이블신호(EN)를 받는 피모스 트랜지스터(G₂EP)의 한측단은 VDD 전원과 연결되고, 나머지 한측단에는 입력신호(A)를 받는 N개의 피모스 트랜지스터(G₂P₁~G₂Pn)가 직렬 구성되어 연결되고 N번째의 피모스 트랜지스터(G₂Pn)의 한측단은 입력신호(A)를 받는 엔모스 트랜지스터(G₂N₁)와 3상태 인에이블신호(EN)를 받는 엔모스 트랜지스터(G₂EN)의 접속단과 연결되고, 상기 엔모스 트랜지스터(G₂M₁,G₂EN)의 나머지 한측단은 VSS 전원과 연결되는 구성이다.

본 발명은 상기와 같이 게이트(G₁,G₂)를 구성하여 출력 피,엔모스 트랜지스터(P₁,N₁)의 사이즈에 따라 옵션(option)으로 한 입력을 가지고, 노드(P)에서 하강시간(=t₂-t₁) 및 노드 N에서 상승시간(=t₄-t₃)을 조절하여 슬루우 레이트를 조절하도록 구성한 회로이다.

다시 말해서 세미-커스텀(semi-custom) IC 설계에서 출력버퍼의 구동능력에 따라 파워바운스 문제를 고려한 게이트(G₁,G2)를 셀 라이버러리(Cell Library)로 만들어 놓고 출력버퍼 피,엔모스 트랜지스터(P₁,N₁)의 사이즈에 따른 필요한 입력수를 갖는 게이트(G₁,G₂)를 선택해서 파워 바운스 문제를 해결한다.

제2도의 게이트(G₁)는 'N+1' 입력을 갖는 낸드게이트로서, 제4도의 나에서와 같이 노드(P)에서 하강시간시 슬루우 레이트(=전압/시간)를 조절하기 위한 게이트이고, 게이트(G₂)는 N+1 입력을 갖는 노아게이트로써 제4도의 다에서와 같이 노드(N)에서 상승시간이 슬루우 레이트를 조절하기 위한 게이트이다.

IC공정기술이 발전하여 서브-마이크로(Sub-micro)의 게이트 랭스(length)를 갖는 경우 IC패키즈(package)의 본딩 와이어에 의한 인덕터(L₁,L₂) 성분에 의해 어떤 시간 동안 전류가 급격히 변하면

에 의해 전압의 변화가 나타나 IC 내부의 저원 레벨을 변화시켜 IC의 오동작이 되는데, 이와같이 전원 레벨이 변화되는 것을 파워 바운스라고 하며, 이 파워 바운스 문제를 해결하기 위해

에서 dt성분에 해당하는 시간을 길게 하여 V 성분이 작아지도록 한다.

본 발명은 dt성분은 길게 하기 위해 di 크기에 따른 옵션으로 게이트(G₁,G₂)를 선택함으로써 파워 파운스 문제를 해결한다.

즉, 본 발명은 게이트(G₁,G₂)를 출력버퍼의 크기에 따라 여러가지로 셀 라이버러리화 한 다음 출력버퍼의 선택에 따른 옵션으로 셀 라이버러리에서 선택하여 구성하기 때문에 파워 바운스 문제를 해결하기 위해 부가적인 회로구성이 필요없고, 또한 세미-커스텀 IC 설계에서 게이트(G₁,G₂)를 입력수를 달리하여 셀 라이버러리로 만들어 놓고, 출력버퍼와 구동능력에 따라 게이트(G₁,G₂)를 선택함으로써 파워 바운스 문제를 해결할 수 있는 효과가 있다.

Claims

인에이블신호(EN)가 N+1개의 입력을 갖는 낸드게이트(G₁)의 하나의 입력단자에 인가됨과 아울러 인버터(G₃)를 통해 N+1개의 입력을 갖는 노아게이트(G₂)의 하나의 입력단자에 인가되게 접속하고, 입력신호가 상기 낸드게이트(G₁) 및 노아게이트(G₂)의 나머지 다른 입력단자에 공통 인가되게 접속하며, 상기 낸드게이트(G₁) 및 노아게이트(G₂)의 출력단자를 출력단의 피모스 트랜지스터(P₁) 및 엔모스 트랜지스터(N₁)의 게이트에 각기 접속하여 구성된 것을 특징으로 하는 출력버퍼회로.