JPS63200556A - 半導体集積回路のレイアウト法 - Google Patents
半導体集積回路のレイアウト法Info
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- JPS63200556A JPS63200556A JP3396487A JP3396487A JPS63200556A JP S63200556 A JPS63200556 A JP S63200556A JP 3396487 A JP3396487 A JP 3396487A JP 3396487 A JP3396487 A JP 3396487A JP S63200556 A JPS63200556 A JP S63200556A
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- Japan
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- semiconductor integrated
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- emitter follower
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- 238000000034 method Methods 0.000 title claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 abstract 1
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- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のレイアウト法に関し、特にバ
イポーラ型の半導体集積回路のレイアウト法に関する。
イポーラ型の半導体集積回路のレイアウト法に関する。
従来の半導体集積回路のレイアウト法では、第３図に示
すようにレイアウトの関係上、信号入力パッド１からバ
ッファ回路３まての間を長いＡＪ７配線４で接続しなけ
ればならない場合か多かった。
すようにレイアウトの関係上、信号入力パッド１からバ
ッファ回路３まての間を長いＡＪ７配線４で接続しなけ
ればならない場合か多かった。
又、信号入力パッド１に入力された入力信号はバッファ
回路３にエミッタホロワ回路２を介して供給されるが、
従来のレイアウトではエミッタホロワ回路２がバッファ
回路３の近傍に設置されていた。
回路３にエミッタホロワ回路２を介して供給されるが、
従来のレイアウトではエミッタホロワ回路２がバッファ
回路３の近傍に設置されていた。
上述した従来の半導体集積回路のレイアウト法では、信
号入力パッドからエミッタホロワ回路までの間を長いＡ
ｆｆ配線て接続しているか、へｇ配線には数ｐＦの配線
容量か寄生するため、これか大きな入力容量として作用
する。この入力容量は半導体集積回路の大容量化に伴い
ますます大きくなる傾向にあるので、この入力容量に起
因する入力端ての容量性反射により、入力信号波形のひ
ずみを発生ずるという問題点かある。
号入力パッドからエミッタホロワ回路までの間を長いＡ
ｆｆ配線て接続しているか、へｇ配線には数ｐＦの配線
容量か寄生するため、これか大きな入力容量として作用
する。この入力容量は半導体集積回路の大容量化に伴い
ますます大きくなる傾向にあるので、この入力容量に起
因する入力端ての容量性反射により、入力信号波形のひ
ずみを発生ずるという問題点かある。
本発明は、信号入力パッドから入力される入力信号かエ
ミッタホロワ回路を介してバッファ回路に供給される半
導体集積回路のレイアウト法において、前記信号入力パ
ッドの近傍に前記エミッタホロワ回路を配置し、前記エ
ミッタホロワ回路と前記バッファ回路とをｋｅ配線で接
続して構成される。
ミッタホロワ回路を介してバッファ回路に供給される半
導体集積回路のレイアウト法において、前記信号入力パ
ッドの近傍に前記エミッタホロワ回路を配置し、前記エ
ミッタホロワ回路と前記バッファ回路とをｋｅ配線で接
続して構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例に用いられる半導体集積
回路のレイアウト図である。
回路のレイアウト図である。
第１図に示すように、第１の実施例は信号入力パッド１
と、トランジスタＱ１及び抵抗Ｒ１から成るエミッタホ
ロワ回路２と、バッファ回路３とを含む。
と、トランジスタＱ１及び抵抗Ｒ１から成るエミッタホ
ロワ回路２と、バッファ回路３とを含む。
ここで、信号入力パッド１とエミッタホロワ回路２とは
極めて近接して配置され、エミッタホロワ回路２とバッ
ファ回路３との間は離れていて、その間を数ｐＦの配線
容量を有するｌ’配線４３で接続している。入力信号に
対応する駆動電流はこの長いへｔ？配線４ａを通ってバ
ッファ回路３に供給される。
極めて近接して配置され、エミッタホロワ回路２とバッ
ファ回路３との間は離れていて、その間を数ｐＦの配線
容量を有するｌ’配線４３で接続している。入力信号に
対応する駆動電流はこの長いへｔ？配線４ａを通ってバ
ッファ回路３に供給される。
一般に、Ａｆｆ配線上の信号応答の速度は式（１）の時
定数ΔＴで示すことができる。
定数ΔＴで示すことができる。
ΔＴ＝ＣΔＶ ／ ｉ ・・・（１）但し、Ｃは配
線容量、ΔＶは信号の電位変化量、ｉは電流値である。
線容量、ΔＶは信号の電位変化量、ｉは電流値である。
即ち、式（１）から信号応答か速いということは時定数
ΔＴか小さいことを意味する。従って、Ａｔ？配線４ａ
上の電流値を大きくすることにより、配線容量による信
号応答の遅れを回復てきる。従って、エミッタホロワ回
路２の駆動力を大きくすることで、応答速度を向上でき
る。
ΔＴか小さいことを意味する。従って、Ａｔ？配線４ａ
上の電流値を大きくすることにより、配線容量による信
号応答の遅れを回復てきる。従って、エミッタホロワ回
路２の駆動力を大きくすることで、応答速度を向上でき
る。
第２図は本発明の第２の実施例に用いられる半導体集積
回路のレイアウト図である。
回路のレイアウト図である。
第２図に示すように、第２の実施例は上述した第１の実
施例のエミッタホロワ路をトランジスタＱｌ、Ｑ２と抵
抗Ｒ２とから成るエミッタホロワ回路２ａで構成してい
る。
施例のエミッタホロワ路をトランジスタＱｌ、Ｑ２と抵
抗Ｒ２とから成るエミッタホロワ回路２ａで構成してい
る。
トランジスタＱ３のベースには定電圧電源からの定電圧
が印加される。信号入力バッド１−とエミッタホロワ回
路２ａとは極めて接近して配置され、エミッタホロワ回
路２ａとバッファ回路３との接続は数ｐＦの配線容量を
有するＡｆｆ配線４ａて接続されるか、定電流回路を有
しているエミッタホロワ回路２ａからは入力信号に対応
した常に一定の駆動電流がバッファ回路３に供給される
。
が印加される。信号入力バッド１−とエミッタホロワ回
路２ａとは極めて接近して配置され、エミッタホロワ回
路２ａとバッファ回路３との接続は数ｐＦの配線容量を
有するＡｆｆ配線４ａて接続されるか、定電流回路を有
しているエミッタホロワ回路２ａからは入力信号に対応
した常に一定の駆動電流がバッファ回路３に供給される
。
以上説明したように本発明の半導体集積回路のレイアウ
ト法は、エミッタホロワ回路を信号入力バットの近傍に
設置することで入力容量を低減させ、かつバッファ回路
までの長いＡｊ？配線を、十分な駆動能力を持ったエミ
ッタホロワ回路で駆動させることにより、配線容量に起
因する遅延時間を低減することができるという効果があ
る。
ト法は、エミッタホロワ回路を信号入力バットの近傍に
設置することで入力容量を低減させ、かつバッファ回路
までの長いＡｊ？配線を、十分な駆動能力を持ったエミ
ッタホロワ回路で駆動させることにより、配線容量に起
因する遅延時間を低減することができるという効果があ
る。
第１図及び第２図はそれぞれ本発明の第１及び＝ ５−
第２の実施例を用いた半導体集積回路のレイアウト図、
第３図は従来の半導体集積回路の一例のレイアウト図で
ある。 １・・・信号入力パッド、２，２ａ・・・エミッタホロ
ワ回路、３・・・バッファ回路、４，４ａ・・・ｌ？配
線、５・・・チップ。
第３図は従来の半導体集積回路の一例のレイアウト図で
ある。 １・・・信号入力パッド、２，２ａ・・・エミッタホロ
ワ回路、３・・・バッファ回路、４，４ａ・・・ｌ？配
線、５・・・チップ。
Claims (1)
- 信号入力パッドから入力される入力信号がエミッタホロ
ワ回路を介してバッファ回路に供給される半導体集積回
路のレイアウト法において、前記信号入力パッドの近傍
に前記エミッタホロワ回路を配置し、前記エミッタホロ
ワ回路と前記バッファ回路とをＡｌ配線で接続すること
を特徴とする半導体集積回路のレイアウト法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3396487A JPS63200556A (ja) | 1987-02-16 | 1987-02-16 | 半導体集積回路のレイアウト法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3396487A JPS63200556A (ja) | 1987-02-16 | 1987-02-16 | 半導体集積回路のレイアウト法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63200556A true JPS63200556A (ja) | 1988-08-18 |
Family
ID=12401174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3396487A Pending JPS63200556A (ja) | 1987-02-16 | 1987-02-16 | 半導体集積回路のレイアウト法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430686A (en) * | 1992-07-09 | 1995-07-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and operating method thereof |
-
1987
- 1987-02-16 JP JP3396487A patent/JPS63200556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430686A (en) * | 1992-07-09 | 1995-07-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and operating method thereof |
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