JPS6074467A - Mos型集積回路 - Google Patents
Mos型集積回路Info
- Publication number
- JPS6074467A JPS6074467A JP58180163A JP18016383A JPS6074467A JP S6074467 A JPS6074467 A JP S6074467A JP 58180163 A JP58180163 A JP 58180163A JP 18016383 A JP18016383 A JP 18016383A JP S6074467 A JPS6074467 A JP S6074467A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- pad
- substrate
- type integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は半導体集積回路の電源回路に関する。
近年集積回路はその動作速度が高速になるにつれ、出力
バッファーがT−1igh出力とLOW出力の間を動作
すること(以下出力バッ7アーのスイッチングと言う)
に伴ない、回路上の電源電圧が変動するという問題に直
面している。
バッファーがT−1igh出力とLOW出力の間を動作
すること(以下出力バッ7アーのスイッチングと言う)
に伴ない、回路上の電源電圧が変動するという問題に直
面している。
これを図を用いて詳しく説明する。第1図に相補型MO
8集積回路(以下CMO8I、SIと略す)の電源回路
と出力バッ7アー回路の概略を示す。本来図中1〜8の
各素子は分布定数として存在するものであるが、説明の
都合上集中化して表わしである。
8集積回路(以下CMO8I、SIと略す)の電源回路
と出力バッ7アー回路の概略を示す。本来図中1〜8の
各素子は分布定数として存在するものであるが、説明の
都合上集中化して表わしである。
11はチップを示している。外部心源はリードフレーム
及びボンディングワイヤを介してチップ上のVDD、v
ss用のパッドに接続される。従って6及び7はリード
フレーム及びボンディングワイヤの夫々インダクタンス
及び抵抗である。チップ内のCMOS集積回路はVDD
、vssにより駆fi’jlノされ。
及びボンディングワイヤを介してチップ上のVDD、v
ss用のパッドに接続される。従って6及び7はリード
フレーム及びボンディングワイヤの夫々インダクタンス
及び抵抗である。チップ内のCMOS集積回路はVDD
、vssにより駆fi’jlノされ。
その信号は出力バッファ9を通して信号パッドから取り
出される。勿論信号パッドもボンディングワイヤ及びリ
ードフレームが接続され、よってインダクタンス2、抵
抗3が右在する。1は次段の人力容量及び信号線に寄生
する容量である。チップ内部にはCMOS回路へ電源を
供給するVDI)線。
出される。勿論信号パッドもボンディングワイヤ及びリ
ードフレームが接続され、よってインダクタンス2、抵
抗3が右在する。1は次段の人力容量及び信号線に寄生
する容量である。チップ内部にはCMOS回路へ電源を
供給するVDI)線。
VSS線が走り、この電源線と内部回路によるインダク
タンス、抵抗は夫々4,5で示寧れる。VDD、VSS
からなる電源線間には上述したように内部回路のウェル
等の付随容量が容量8で代表して示し7である。
タンス、抵抗は夫々4,5で示寧れる。VDD、VSS
からなる電源線間には上述したように内部回路のウェル
等の付随容量が容量8で代表して示し7である。
出力バッファ−9が高速で動作した場合の電源線の電圧
変動について考えてみる。そこには基本的に2つの問題
がある。
変動について考えてみる。そこには基本的に2つの問題
がある。
第1の問題点は負荷を急速に充放電するための電流によ
る電圧変動である。第1図中iは出力バッファ−9が急
速にHigh出力からLow出力へスイッチングした時
の電流を示している。この時インダクタンス6にはそこ
に流れる電流iに対し1 Ldl−なる電圧降下が発生する。さらに近年の業種回
路の多ビンに伴ない、同時にスイッチングする出力バッ
ファー数が増加しているので、その変動み激しくなりつ
つある。
る電圧変動である。第1図中iは出力バッファ−9が急
速にHigh出力からLow出力へスイッチングした時
の電流を示している。この時インダクタンス6にはそこ
に流れる電流iに対し1 Ldl−なる電圧降下が発生する。さらに近年の業種回
路の多ビンに伴ない、同時にスイッチングする出力バッ
ファー数が増加しているので、その変動み激しくなりつ
つある。
第2の問題は上記の電圧変動が原因となり、集積回路上
の電源間の容量8と集積回路外のインダクタンス6との
共振が発生することである。
の電源間の容量8と集積回路外のインダクタンス6との
共振が発生することである。
このうち特に問題となるのは第2の問題である。
何故なら、第1の問題の電圧変動は第1図中!からもわ
かるよってその電流の通り道にトランジスタが存在し、
その抵抗によシミ圧の変動はすぐおさまるのに対し、第
2の問題の場合その共振系に存在する抵抗は非常に小さ
く長い時間振動が残るからである。又電源間の容量8は
一般的に他の容量に比べ非常に大きいので、そノLによ
る4辰動も周期が長く、信号の周期と同等のレベルにあ
る。したがって一般の雑音対策は無力である。
かるよってその電流の通り道にトランジスタが存在し、
その抵抗によシミ圧の変動はすぐおさまるのに対し、第
2の問題の場合その共振系に存在する抵抗は非常に小さ
く長い時間振動が残るからである。又電源間の容量8は
一般的に他の容量に比べ非常に大きいので、そノLによ
る4辰動も周期が長く、信号の周期と同等のレベルにあ
る。したがって一般の雑音対策は無力である。
従来技術によりこの問題を解決するには犬の3つの対策
があった。すなわち■電源線のインダクタンスを減らす
。■出力バッフーγ〜の動作速度を遅くする。■同時に
動作する出カバ、ファーの数を減らす。の3つである。
があった。すなわち■電源線のインダクタンスを減らす
。■出力バッフーγ〜の動作速度を遅くする。■同時に
動作する出カバ、ファーの数を減らす。の3つである。
しかし■■け集4?を回路の性能を落とすことになり、
■についても、インダクタンスを減らずのも限界がある
っしたがって従来技術では、この問題に対し十分有効な
対策は存在しなかった。
■についても、インダクタンスを減らずのも限界がある
っしたがって従来技術では、この問題に対し十分有効な
対策は存在しなかった。
この発明はMO8型集積回路の出カバ2.ファー全高速
に動作さすた場合2次的に発生する、゛跳源間容量と集
積回路外の電源線のインダクタンス成分の共振による振
動をできるだけ小さくおさえ、かつ集積回路の出力バッ
ファーの動作速ILをそこなわない電源回路全提供する
こと全目的とする。
に動作さすた場合2次的に発生する、゛跳源間容量と集
積回路外の電源線のインダクタンス成分の共振による振
動をできるだけ小さくおさえ、かつ集積回路の出力バッ
ファーの動作速ILをそこなわない電源回路全提供する
こと全目的とする。
本発明は内部回路に対する基板に形成された電源路上に
共振防止用の抵抗素子を挿入することにより成る。
共振防止用の抵抗素子を挿入することにより成る。
本発明によれば電源間の容量と集積回路外の電源線のイ
ンダクタンス成分の共振の系に抵抗素子が挿入されるの
で問題となる振動の減衰が早まる。
ンダクタンス成分の共振の系に抵抗素子が挿入されるの
で問題となる振動の減衰が早まる。
一方該抵抗はバッファーのトランジスタの抵抗に比べ十
分小さくすることが可能であり出力バッファーの高速動
作を妨げない。
分小さくすることが可能であり出力バッファーの高速動
作を妨げない。
第2図は、抵抗素子として多結晶シリコンを用いた、本
発明の実施例である。符号は第1図と同じものを示す。
発明の実施例である。符号は第1図と同じものを示す。
ここで抵抗10はバッファーのトランジスタのON抵抗
より十分小さいので出力バッファーの高速動作の妨げに
ならない。しかしその高速動作により2次的に発生する
振動については、従来のパッケージ等の抵抗値に比べ十
分大きな抵抗値を取り得るので減衰を早めることができ
る。
より十分小さいので出力バッファーの高速動作の妨げに
ならない。しかしその高速動作により2次的に発生する
振動については、従来のパッケージ等の抵抗値に比べ十
分大きな抵抗値を取り得るので減衰を早めることができ
る。
し7Eがって上記のように抵抗を110人すれば出力バ
ッファーの高速性を損なわずに2次的に発生する振動の
影響を小さくすることができる。
ッファーの高速性を損なわずに2次的に発生する振動の
影響を小さくすることができる。
第3図(al (b)は第1図すなわち従来技術の場合
の電源電圧の変動の様子をシミュ1/−7ヨンしブコモ
のであり、第4図(al (b)は本発明の実施例であ
る第2図をシミュレーションしたものである。共振の振
幅は%以下となり、25nSec (&には振動は全ん
ど見られない。面シミーレーションでは41(抗素子1
0の値をは0.5Ωとした。
の電源電圧の変動の様子をシミュ1/−7ヨンしブコモ
のであり、第4図(al (b)は本発明の実施例であ
る第2図をシミュレーションしたものである。共振の振
幅は%以下となり、25nSec (&には振動は全ん
ど見られない。面シミーレーションでは41(抗素子1
0の値をは0.5Ωとした。
上記発明の実施例では多結晶シリコンによる抵抗素子を
用いた例を示したが、シリコンの拡散層を用いて実施す
ることも可能である。回路図は第2図と等価である。
用いた例を示したが、シリコンの拡散層を用いて実施す
ることも可能である。回路図は第2図と等価である。
第5 図ハPchMO8トランジスタのケートを常時G
NDに接続することにより抵抗素子を構成したレリであ
る。
NDに接続することにより抵抗素子を構成したレリであ
る。
第6図はNchMO8)ランジスタのケ−トを常時VD
Dに接続することにより抵抗素子を構成した例である。
Dに接続することにより抵抗素子を構成した例である。
第7図はPchMO8トランジスタのゲートとNchM
O8)ランジスタのゲートをそれぞれGND 、 VD
Dに常時接続することにより抵抗素子全構成した例であ
る。
O8)ランジスタのゲートをそれぞれGND 、 VD
Dに常時接続することにより抵抗素子全構成した例であ
る。
第8図(a) (bl (c)は種々の電源供給方式を
示す平面図である。(a)について説明すると、チップ
周辺にはVDD、VSS用の電源パッド81が設けられ
、他はここでは信号取出し用パッドである。Vno、v
ssパッドは、内部回路82と共に■んバッフ了−回路
83にも電源を供給している。84は回路回路における
電源分岐線である。この例f fi−Vp D側にのみ
抵抗素子を設ける例を示す。即ち、図中、イ、つ。
示す平面図である。(a)について説明すると、チップ
周辺にはVDD、VSS用の電源パッド81が設けられ
、他はここでは信号取出し用パッドである。Vno、v
ssパッドは、内部回路82と共に■んバッフ了−回路
83にも電源を供給している。84は回路回路における
電源分岐線である。この例f fi−Vp D側にのみ
抵抗素子を設ける例を示す。即ち、図中、イ、つ。
工の箇所に抵抗素子を設けてもよいが、アの箇所に設け
るのが好ましい。第9図(a)はその要部を示している
。VDDパッド81は基板に例えば0MO8のウェルと
同一工程で拡散形成した拡散層抵抗85にコンタクトホ
ールを介して接続され、I/10バッファーセル83、
回部回路82共用ノvDD線(4/S:)8f31C接
続されている。87はVSS線(虹)である。各パッド
はボンディングワイヤー88全介してパッケージのリー
ドフレーム89に接続されている。第9図(1))はそ
のAA′断面図である。拡散抵抗85は第10図のよう
にパッドの下に設けてもよい。
るのが好ましい。第9図(a)はその要部を示している
。VDDパッド81は基板に例えば0MO8のウェルと
同一工程で拡散形成した拡散層抵抗85にコンタクトホ
ールを介して接続され、I/10バッファーセル83、
回部回路82共用ノvDD線(4/S:)8f31C接
続されている。87はVSS線(虹)である。各パッド
はボンディングワイヤー88全介してパッケージのリー
ドフレーム89に接続されている。第9図(1))はそ
のAA′断面図である。拡散抵抗85は第10図のよう
にパッドの下に設けてもよい。
尚、第8図(a)は回部回路、I10セル共用のb?、
ilG”。
ilG”。
線を設けた例であるが、第8図(1))の様に14)セ
ル間位置から回部回路への電fi @を取り出しでも」
:い。又、第8図(C)のように1/10セル、内部回
路の電源パッドを夫々側に設けてもよい。この場合。
ル間位置から回部回路への電fi @を取り出しでも」
:い。又、第8図(C)のように1/10セル、内部回
路の電源パッドを夫々側に設けてもよい。この場合。
力の位置に抵抗素子を設ければ足ゆるが、キの位置にも
設けてよい。
設けてよい。
首、抵抗素子を設ける位置は、このようにスペースに余
裕のあるチップ周辺領域がよい。又、fj4;原線が分
岐する前が実施容易である。
裕のあるチップ周辺領域がよい。又、fj4;原線が分
岐する前が実施容易である。
第11図(a)はリードフレームに切欠き部(A)を設
けた例、(1))はリードフレーム全一部(B)改預処
理をした例である。
けた例、(1))はリードフレーム全一部(B)改預処
理をした例である。
抵抗素子の形成は、VDD、VSS相方に行なってもよ
いし、−万に行なってもよい。
いし、−万に行なってもよい。
尚、発明の実施例はCMO8LSIで行なったが。
NchMO8LSIあるいはPchMO8L8■でもほ
ぼ同様に実施できること、又実施例同士の組み合わせも
可能である。
ぼ同様に実施できること、又実施例同士の組み合わせも
可能である。
第1関はCMO8L8Hの電源回路と出力バッファーの
等価回路図、第2図は本発明の第1の実施例を示す回路
図、第3図(a) (b)は従来技術による電源電圧の
変動のシミュレーションの結果を示す特性図、第4図(
al (b)は本発明を実施した場合の電源電圧の変動
のシミュレーションの結果を示す特性図。 第5図、第6図及び第7図はそれぞれ第3.第4゜第5
の実施例を示す回路図、第8図(a) (b) (c)
は実施例の平面図、第9図(a) (b)はレイアウト
例の平面図及び断面図、第10図は他の実施例の平面図
、第11図(a) (b)は他の例の斜視図である。 図において。 1・・・信号線の負荷容量、 2.3・・・出力信号線の集積回路外に存在するインダ
クタンス及び抵抗。 4.5・・・集積回路上の電源線に存在するインダクタ
ンス及び抵抗、 6.7・・・集積回路上の電源間に存在するインダクタ
ンス及び抵抗。 8・・集積回路上の゛電源間に存在する容量。 9・・・出力バッ7アー。 10・・本発明を実現する抵抗。 g・・・点aの電圧のシミーレーション波形。 h・・点すの電圧のシミュレーション波肘、J・・・点
Cの電圧のシミュレーション波形。 k・・・点dの1佐圧のシミュレーション波形、t・・
点eの電圧のシミーレーション波形。 0〕・・・点fの電圧のシミ、1/−ジョン波形。 11・・集積回路。 代唐人 弁理士 則 近 )が イ(コ(他1名)第1
図 第 3 図 論S i 第4図 詠 第5図 第 8 図 第 9 図 第 10 図 8I 第1I図 ((1) db)
等価回路図、第2図は本発明の第1の実施例を示す回路
図、第3図(a) (b)は従来技術による電源電圧の
変動のシミュレーションの結果を示す特性図、第4図(
al (b)は本発明を実施した場合の電源電圧の変動
のシミュレーションの結果を示す特性図。 第5図、第6図及び第7図はそれぞれ第3.第4゜第5
の実施例を示す回路図、第8図(a) (b) (c)
は実施例の平面図、第9図(a) (b)はレイアウト
例の平面図及び断面図、第10図は他の実施例の平面図
、第11図(a) (b)は他の例の斜視図である。 図において。 1・・・信号線の負荷容量、 2.3・・・出力信号線の集積回路外に存在するインダ
クタンス及び抵抗。 4.5・・・集積回路上の電源線に存在するインダクタ
ンス及び抵抗、 6.7・・・集積回路上の電源間に存在するインダクタ
ンス及び抵抗。 8・・集積回路上の゛電源間に存在する容量。 9・・・出力バッ7アー。 10・・本発明を実現する抵抗。 g・・・点aの電圧のシミーレーション波形。 h・・点すの電圧のシミュレーション波肘、J・・・点
Cの電圧のシミュレーション波形。 k・・・点dの1佐圧のシミュレーション波形、t・・
点eの電圧のシミーレーション波形。 0〕・・・点fの電圧のシミ、1/−ジョン波形。 11・・集積回路。 代唐人 弁理士 則 近 )が イ(コ(他1名)第1
図 第 3 図 論S i 第4図 詠 第5図 第 8 図 第 9 図 第 10 図 8I 第1I図 ((1) db)
Claims (7)
- (1)基板」二にVDD、vss用の電源パッドが設け
られ、これらパッドから夫々延在する電源線により駆動
される回路が前記基板上に形成され、前記回路に出力バ
ッファーを介して接続された信号出力用のパッドが前記
基板上に設けられ、各パッドには引出し用の導線が接続
されたMOS型集積回路において、前記回路に対する基
板上に形成された電源路上に、前記電源線間に存在する
答弁と前記電源パッドに接続された導線のインダクタン
スとの共振を防止する抵抗素子が設けられてなる皇を特
徴とするMOS型集積回路。 - (2)電源パッドは拡散層上に設けられ、電源パッドと
拡散層は直接接続すると共に拡散層の他端には金属膜か
らなる電源線が接続されてなる事を特徴とする特許 集積回路。 - (3)抵抗素子として多結晶シリコン層により形成され
た抵抗素子を用いることを特徴とする前記特許請求の範
囲第1項記載のM O S型集積回路。 - (4)抵抗素子として能動素子の動作抵抗を用いること
を特徴とするMjJ記I待許請求の範囲??j1項記載
のMOS型集積回路。 - (5)動作抵抗としてNチャネルl・ランジスタのゲー
トを常時VDDに接続することにより11、}られる動
作抵抗を用いることを!1¥徴とする前記特許請求の範
囲第4項記載のへ4.O S型集積回路。 - (6)動作抵抗として集積回路−ヒの■)チャネルトラ
ンジスタのゲートを常時GN l)に接続することによ
り得られる動作抵抗を用いることを特徴とするAil記
特許請求の範囲第4項記載のMOS型集積回路。 - (7)基板上にVDD.VSS用の電源パッドが設けら
れ、これらパッドから夫々延在する電源線により駆動さ
れる回路が前記基板上に形成され. Ail記回路に出
力バッファーを介して接続された信号出力用のパッドが
前記基板上に設けられ,前記出力バッファーは前記回路
とは異なるVDD.VSS用の電源パッドから延在する
電源線により駆動され各パッドには引出し用の導線が接
続されたMO8型集積回路において、前記出力バッファ
ーに対する基板上に形成された電源路上に、その電源線
間に存在する容量と電源パッドに接続された導線のイン
ダクタンスとの共振を防止する抵抗素子が設けられてな
る事を特徴とするMO8型集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58180163A JPS6074467A (ja) | 1983-09-30 | 1983-09-30 | Mos型集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58180163A JPS6074467A (ja) | 1983-09-30 | 1983-09-30 | Mos型集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6074467A true JPS6074467A (ja) | 1985-04-26 |
Family
ID=16078496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58180163A Pending JPS6074467A (ja) | 1983-09-30 | 1983-09-30 | Mos型集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6074467A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6489707A (en) * | 1987-09-30 | 1989-04-04 | Nippon Telegraph & Telephone | Amplifying circuit ic |
US6057729A (en) * | 1997-06-17 | 2000-05-02 | Nec Corporation | Power circuit |
WO2006129613A1 (ja) * | 2005-05-30 | 2006-12-07 | Rohm Co., Ltd. | 保護回路およびそれを用いた半導体装置ならびに発光装置 |
-
1983
- 1983-09-30 JP JP58180163A patent/JPS6074467A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6489707A (en) * | 1987-09-30 | 1989-04-04 | Nippon Telegraph & Telephone | Amplifying circuit ic |
US6057729A (en) * | 1997-06-17 | 2000-05-02 | Nec Corporation | Power circuit |
WO2006129613A1 (ja) * | 2005-05-30 | 2006-12-07 | Rohm Co., Ltd. | 保護回路およびそれを用いた半導体装置ならびに発光装置 |
US7889467B2 (en) | 2005-05-30 | 2011-02-15 | Rohm Co., Ltd. | Protection circuit, and semiconductor device and light emitting device using such protection circuit |
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