JPH09191081A - 静電気保護回路 - Google Patents
静電気保護回路Info
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- JPH09191081A JPH09191081A JP9010085A JP1008597A JPH09191081A JP H09191081 A JPH09191081 A JP H09191081A JP 9010085 A JP9010085 A JP 9010085A JP 1008597 A JP1008597 A JP 1008597A JP H09191081 A JPH09191081 A JP H09191081A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】
【課題】 本発明は主パワーラインとＴＴＬパワーライ
ンの間にゲートダイオードＮモス型トランジスタを提供
し、前記両ライン間の電位差を最少化することができる
静電気保護回路を提供する。 【解決手段】 本発明の静電気保護回路は、コントロー
ル／データパッドと、前記コントロール／データパッド
からの陽の過度電圧を第１基底電源側にバイパスするた
めの第１バイパス手段と、前記コントロール／データパ
ッドからの陰の過度電圧を第１供給電源側にバイパスす
るための第２バイパス手段と、前記第１供給電源と第２
供給電源の間の電圧を等化するための第１電圧等化手段
と、前記第１基底電源と第２基底電源の間の電圧を等化
するための第２電圧等化手段を含む。これにより静電気
保護回路の信頼性が向上する。
ンの間にゲートダイオードＮモス型トランジスタを提供
し、前記両ライン間の電位差を最少化することができる
静電気保護回路を提供する。 【解決手段】 本発明の静電気保護回路は、コントロー
ル／データパッドと、前記コントロール／データパッド
からの陽の過度電圧を第１基底電源側にバイパスするた
めの第１バイパス手段と、前記コントロール／データパ
ッドからの陰の過度電圧を第１供給電源側にバイパスす
るための第２バイパス手段と、前記第１供給電源と第２
供給電源の間の電圧を等化するための第１電圧等化手段
と、前記第１基底電源と第２基底電源の間の電圧を等化
するための第２電圧等化手段を含む。これにより静電気
保護回路の信頼性が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は静電気保護回路に関
し、特に主パワーラインとＴＴＬパワーラインの間にゲ
ートダイオードＮＭＯＳトランジスタを提供して前記両
ライン間の電位差を最少化することができる静電気保護
回路に関するものである。
し、特に主パワーラインとＴＴＬパワーラインの間にゲ
ートダイオードＮＭＯＳトランジスタを提供して前記両
ライン間の電位差を最少化することができる静電気保護
回路に関するものである。
【０００２】
【従来の技術】一般に、モス（Metal Oxide Semiconduc
tor 、以下ＭＯＳという）トランジスタはそのゲート酸
化膜の厚さが非常に薄いため外部から短い時間に高電位
の（＋）の静電気や（−）静電気が流入すれば、ゲート
酸化膜が破壊され半導体チップが誤動作することになる
場合が発生する。そのため、内部回路に影響を及ぼすこ
とができる適正電位より高い電位の（＋）静電気や適正
電位より低い電位の（−）静電気が外部から細部回路に
流入する場合には、再び他のピンに放電される回路をピ
ンの入力部分に具現することになるが、このような回路
を静電気放電（Electrostatic Discharge 、以下ＥＳＤ
という）回路と言う。
tor 、以下ＭＯＳという）トランジスタはそのゲート酸
化膜の厚さが非常に薄いため外部から短い時間に高電位
の（＋）の静電気や（−）静電気が流入すれば、ゲート
酸化膜が破壊され半導体チップが誤動作することになる
場合が発生する。そのため、内部回路に影響を及ぼすこ
とができる適正電位より高い電位の（＋）静電気や適正
電位より低い電位の（−）静電気が外部から細部回路に
流入する場合には、再び他のピンに放電される回路をピ
ンの入力部分に具現することになるが、このような回路
を静電気放電（Electrostatic Discharge 、以下ＥＳＤ
という）回路と言う。
【０００３】このように、半導体素子でＥＳＤ回路はそ
れに対する信頼性が必須的な要件になり、半導体素子の
コントロール／データパッドでＥＳＤ保護回路は相当重
要な部分を占めている。信頼性向上の一方法としては、
Ｖｃｃ又はＶｓｓパワーラインを分離させある特定部位
からパワーラインのノイズを低減させる方法が多く利用
されている。
れに対する信頼性が必須的な要件になり、半導体素子の
コントロール／データパッドでＥＳＤ保護回路は相当重
要な部分を占めている。信頼性向上の一方法としては、
Ｖｃｃ又はＶｓｓパワーラインを分離させある特定部位
からパワーラインのノイズを低減させる方法が多く利用
されている。
【０００４】パワーラインの分離により、即ち、メーン
電源電圧ライン（Ｖｃｃ）とＴＴＬ電源電圧ライン（Ｔ
ＴＬＶｃｃ）（又はクァイアートＶｃｃ）、またメーク
接地電源ライン（Ｖｓｓ）とＴＴＬＶｓｓ（又はクァイ
アートＶｓｓ）分離により、コントロール／データパッ
ドのＥＳＤ保護回路に連結されているメーンＶｃｃとメ
ーンＶｓｓは、保護されているためＥＳＤ信頼性を確保
することができる。しかし、主ＶｓｓラインとＴＴＬＶ
ｓｓ（又はクァイアートＶｓｓ）メーンＶｃｃとＴＴＬ
Ｖｃｃ（又はクァイアートＶｃｃ）、メーンＶｃｃとＴ
ＴＬＶｓｓ（又はクァイアートＶｃｃ）の間の内部回路
でＥＳＤ電圧印加の時、接合部で接合が破壊され内部回
路が損傷する問題点も有している。
電源電圧ライン（Ｖｃｃ）とＴＴＬ電源電圧ライン（Ｔ
ＴＬＶｃｃ）（又はクァイアートＶｃｃ）、またメーク
接地電源ライン（Ｖｓｓ）とＴＴＬＶｓｓ（又はクァイ
アートＶｓｓ）分離により、コントロール／データパッ
ドのＥＳＤ保護回路に連結されているメーンＶｃｃとメ
ーンＶｓｓは、保護されているためＥＳＤ信頼性を確保
することができる。しかし、主ＶｓｓラインとＴＴＬＶ
ｓｓ（又はクァイアートＶｓｓ）メーンＶｃｃとＴＴＬ
Ｖｃｃ（又はクァイアートＶｃｃ）、メーンＶｃｃとＴ
ＴＬＶｓｓ（又はクァイアートＶｃｃ）の間の内部回路
でＥＳＤ電圧印加の時、接合部で接合が破壊され内部回
路が損傷する問題点も有している。
【０００５】
【発明が解決しようとする課題】このような通常のコン
トロールパッドに対する静電気保護回路を、図１以降を
参照して説明する。
トロールパッドに対する静電気保護回路を、図１以降を
参照して説明する。
【０００６】通常の静電気放電保護回路は、第１内部回
路（１１）に電源電圧を供給するための主電源電圧ライ
ン（１３）と、第１内部回路（１１）に接地電圧を供給
するための主接地電圧ライン（１４）でなる主パワーラ
インと；コントロールパッド（１５）で前記第１内部回
路（１１）に入る直前に前記主電源電圧ライン（１３）
に接続される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）と、前記主接地電圧ライン（１
４）と接続する第２金属ゲートＮチャンネルフィールド
トランジスタ（１５３）と、前記コントロールパッド
（１５１）に直列接続するＮ+ 拡散レジスタ（Ｒｓ）
と、前記Ｎ+ 拡散レジスタ（Ｒｓ）と主接地電圧ライン
（１４）の間に接続する第１ゲートダイオードＮモス型
アクティブトランジスタ（１５４）と、前記主電源電圧
ライン（１３）と主接地電圧ライン（１４）の間に接続
する第２ゲートダイオードＮモス型アクティブトランジ
スタ（１５５）でなる静電圧放電保護部（１５）と；第
２内部回路（１２）にそれぞれ電源電圧及び接地電圧を
供給するノイズ低減用ＴＴＬ電源電圧ライン（１６）
と、ノイズ低減用ＴＴＬ接地電圧ライン（１７）で構成
されるＴＴＬパワーラインを備える。
路（１１）に電源電圧を供給するための主電源電圧ライ
ン（１３）と、第１内部回路（１１）に接地電圧を供給
するための主接地電圧ライン（１４）でなる主パワーラ
インと；コントロールパッド（１５）で前記第１内部回
路（１１）に入る直前に前記主電源電圧ライン（１３）
に接続される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）と、前記主接地電圧ライン（１
４）と接続する第２金属ゲートＮチャンネルフィールド
トランジスタ（１５３）と、前記コントロールパッド
（１５１）に直列接続するＮ+ 拡散レジスタ（Ｒｓ）
と、前記Ｎ+ 拡散レジスタ（Ｒｓ）と主接地電圧ライン
（１４）の間に接続する第１ゲートダイオードＮモス型
アクティブトランジスタ（１５４）と、前記主電源電圧
ライン（１３）と主接地電圧ライン（１４）の間に接続
する第２ゲートダイオードＮモス型アクティブトランジ
スタ（１５５）でなる静電圧放電保護部（１５）と；第
２内部回路（１２）にそれぞれ電源電圧及び接地電圧を
供給するノイズ低減用ＴＴＬ電源電圧ライン（１６）
と、ノイズ低減用ＴＴＬ接地電圧ライン（１７）で構成
されるＴＴＬパワーラインを備える。
【０００７】前述した静電気放電保護回路では、ＴＴＬ
パワーライン（１６，１７）が主パワーライン（１３，
１４）との間にＥＳＤ保護回路が存在しない。従って、
主パワーライン（１３，１４）と近接した第２内部回路
（１２）のバイポーラトランジスタ（１２１）は、ＥＳ
Ｄ電圧印加の時、電位差が存在しこの部位のＮ+ ソース
／ドレイン接合部が損傷する問題点を有することにな
る。
パワーライン（１６，１７）が主パワーライン（１３，
１４）との間にＥＳＤ保護回路が存在しない。従って、
主パワーライン（１３，１４）と近接した第２内部回路
（１２）のバイポーラトランジスタ（１２１）は、ＥＳ
Ｄ電圧印加の時、電位差が存在しこの部位のＮ+ ソース
／ドレイン接合部が損傷する問題点を有することにな
る。
【０００８】図２は、通常のデータパッドに対する静電
気放電保護回路である。通常のデータパッドに対する静
電気放電保護回路は静電圧放電保護部（２５）にプル−
アップ用Ｎモス型トランジスタ（２５２）と、プル−ダ
ウン用Ｎモス型トランジスタ（２５３）が構成されてい
るもの以外には図１の回路と同様でありＥＳＤ特性の脆
弱な部位も同じである。
気放電保護回路である。通常のデータパッドに対する静
電気放電保護回路は静電圧放電保護部（２５）にプル−
アップ用Ｎモス型トランジスタ（２５２）と、プル−ダ
ウン用Ｎモス型トランジスタ（２５３）が構成されてい
るもの以外には図１の回路と同様でありＥＳＤ特性の脆
弱な部位も同じである。
【０００９】従って、本発明はＥＳＤ電圧印加の時、電
位差によるソース／ドレイン接合部の損傷の問題点を解
決するため、主パワーラインとＴＴＬパワーラインの間
の電位差を最少化することができる静電気保護回路を提
供することにその目的を有する。
位差によるソース／ドレイン接合部の損傷の問題点を解
決するため、主パワーラインとＴＴＬパワーラインの間
の電位差を最少化することができる静電気保護回路を提
供することにその目的を有する。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
め本発明はコントロールパッドと、前記コントロールパ
ッドからの陽の過度電圧を第１基底電源側にバイパスす
るための第１バイパス手段と、前記コントロールパッド
からの陰の過度電圧を第１供給電源側にバイパスするた
めの第２バイパス手段と、前記第１供給電源と第２供給
電源の間の電圧を等化するための第１電圧等化手段と、
前記第１基底電源と第２基底電源の間の電圧を等化する
ための第２電圧等化手段を含むことを特徴とする静電気
保護回路を提供する。
め本発明はコントロールパッドと、前記コントロールパ
ッドからの陽の過度電圧を第１基底電源側にバイパスす
るための第１バイパス手段と、前記コントロールパッド
からの陰の過度電圧を第１供給電源側にバイパスするた
めの第２バイパス手段と、前記第１供給電源と第２供給
電源の間の電圧を等化するための第１電圧等化手段と、
前記第１基底電源と第２基底電源の間の電圧を等化する
ための第２電圧等化手段を含むことを特徴とする静電気
保護回路を提供する。
【００１１】本発明はさらにデータパッドと、前記デー
タパッドからの陽の過度電圧を第１基底電源側にバイパ
スするための第１バイパス手段と、前記データパッドか
らの陰の過度電圧を第１供給電源側にバイパスするため
の第２バイパス手段と、前記第１供給電源と第２供給電
源の間の電圧を等化するための第１電圧等化手段と、前
記第１基底電源と第２基底電源の間の電圧を等化するた
めの第２電圧等化手段を含むことを特徴とする静電気保
護回路を提供する。
タパッドからの陽の過度電圧を第１基底電源側にバイパ
スするための第１バイパス手段と、前記データパッドか
らの陰の過度電圧を第１供給電源側にバイパスするため
の第２バイパス手段と、前記第１供給電源と第２供給電
源の間の電圧を等化するための第１電圧等化手段と、前
記第１基底電源と第２基底電源の間の電圧を等化するた
めの第２電圧等化手段を含むことを特徴とする静電気保
護回路を提供する。
【００１２】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１３】図３において、本発明のコントロールパッ
ドに対する静電気保護回路は第１内部回路（１１）に主
電源電圧を供給するため主電源電圧ライン（１３）と、
前記第１内部回路（１１）に主接地電圧を供給するため
の主接地電圧ライン（１４）と、前記主電源電圧ライン
（１３）に連結される第１金属ゲートＮチャンネルフィ
ールドトランジスタ（１５２）と、前記主接地電圧ライ
ン（１３）に連結される第２金属ゲートＮチャンネルフ
ィールドトランジスタ（１５３）と、コントロールパッ
ド（１５１）に直列接続するＮ+ 拡散レジスタ（Ｒｓ）
と、前記Ｎ+ 拡散レジスタ（Ｒｓ）と主接地電圧ライン
（１４）の間に接続される第１ゲートダイオードＮモス
型アクティブトランジスタ（１５４）と、前記主電源電
圧ライン（１３）と主接地電圧ライン（１４）の間に接
続される第２ゲートダイオードＮモス型アクティブトラ
ンジスタ（１５５）でなる静電気放電保護部（１５）
と；第２内部回路ＴＴＬに電源電圧を供給するためのノ
イズ低減用ＴＴＬ電源電圧ライン（１６）と、第２内部
回路にＴＴＬ電源を供給するためのノイズ低減用ＴＴＬ
接地電圧ライン（１７）と、前記主電源電圧ライン（１
３）と、ＴＴＬ電源電圧ライン（１６）の間に接続され
前記主電源電圧ライン（１３）と、ＴＴＬ電源電圧ライ
ン（１６）の間に電位差を望むレベルに制御するための
第３金属ゲートＮチャンネルフィールドトランジスタ
（３１）及び第３ゲートダイオードＮモス型アクティブ
トランジスタ（３２）と、前記主電源電圧ライン（１
３）とＴＴＬ接地電圧ライン（１７）の間に接続され前
記主電源電圧ライン（１３）とＴＴＬ電圧ライン（１
７）の間の電位差を望むレベルに制御するための第４金
属ゲートＮチャンネルフィールドトランジスタ（３３）
と、前記主接地電圧ライン（１４）とＴＴＬ電源電圧ラ
イン（１６）の間に接続され、前記主接地電圧ライン
（１４）とＴＴＬ電源電圧ライン（１６）の間の電位差
を望むレベルに制御するための第５金属ゲートＮチャン
ネルフィールドトランジスタ（３４）と、前記主接地電
圧ライン（１４）とＴＴＬ接地電圧ライン（１７）の間
に接続され前記主接地電圧ライン（１４）とＴＴＬ接地
電圧ライン（１７）の間の電位差を望むレベルにするた
めの第６及び第７金属ゲートＮチャンネルフィールドト
ランジスタ（３５，３６）と、前記ＴＴＬ電源電圧ライ
ン（１６）とＴＴＬ接地電圧ラインの間に接続され前記
ＴＴＬ電源電圧ライン（１６）とＴＴＬ接地電圧ライン
の間の電位差を望む電位に制御するための第８金属ゲー
トＮチャンネルフィールドトランジスタ（３７）を備え
る。
ドに対する静電気保護回路は第１内部回路（１１）に主
電源電圧を供給するため主電源電圧ライン（１３）と、
前記第１内部回路（１１）に主接地電圧を供給するため
の主接地電圧ライン（１４）と、前記主電源電圧ライン
（１３）に連結される第１金属ゲートＮチャンネルフィ
ールドトランジスタ（１５２）と、前記主接地電圧ライ
ン（１３）に連結される第２金属ゲートＮチャンネルフ
ィールドトランジスタ（１５３）と、コントロールパッ
ド（１５１）に直列接続するＮ+ 拡散レジスタ（Ｒｓ）
と、前記Ｎ+ 拡散レジスタ（Ｒｓ）と主接地電圧ライン
（１４）の間に接続される第１ゲートダイオードＮモス
型アクティブトランジスタ（１５４）と、前記主電源電
圧ライン（１３）と主接地電圧ライン（１４）の間に接
続される第２ゲートダイオードＮモス型アクティブトラ
ンジスタ（１５５）でなる静電気放電保護部（１５）
と；第２内部回路ＴＴＬに電源電圧を供給するためのノ
イズ低減用ＴＴＬ電源電圧ライン（１６）と、第２内部
回路にＴＴＬ電源を供給するためのノイズ低減用ＴＴＬ
接地電圧ライン（１７）と、前記主電源電圧ライン（１
３）と、ＴＴＬ電源電圧ライン（１６）の間に接続され
前記主電源電圧ライン（１３）と、ＴＴＬ電源電圧ライ
ン（１６）の間に電位差を望むレベルに制御するための
第３金属ゲートＮチャンネルフィールドトランジスタ
（３１）及び第３ゲートダイオードＮモス型アクティブ
トランジスタ（３２）と、前記主電源電圧ライン（１
３）とＴＴＬ接地電圧ライン（１７）の間に接続され前
記主電源電圧ライン（１３）とＴＴＬ電圧ライン（１
７）の間の電位差を望むレベルに制御するための第４金
属ゲートＮチャンネルフィールドトランジスタ（３３）
と、前記主接地電圧ライン（１４）とＴＴＬ電源電圧ラ
イン（１６）の間に接続され、前記主接地電圧ライン
（１４）とＴＴＬ電源電圧ライン（１６）の間の電位差
を望むレベルに制御するための第５金属ゲートＮチャン
ネルフィールドトランジスタ（３４）と、前記主接地電
圧ライン（１４）とＴＴＬ接地電圧ライン（１７）の間
に接続され前記主接地電圧ライン（１４）とＴＴＬ接地
電圧ライン（１７）の間の電位差を望むレベルにするた
めの第６及び第７金属ゲートＮチャンネルフィールドト
ランジスタ（３５，３６）と、前記ＴＴＬ電源電圧ライ
ン（１６）とＴＴＬ接地電圧ラインの間に接続され前記
ＴＴＬ電源電圧ライン（１６）とＴＴＬ接地電圧ライン
の間の電位差を望む電位に制御するための第８金属ゲー
トＮチャンネルフィールドトランジスタ（３７）を備え
る。
【００１４】以下、前記の如く備えられた本発明の静電
気保護回路の動作を説明する。ＥＳＤ電圧がコントロー
ルパッド（１５１）を介して印加されれば、第３金属ゲ
ートＮチャンネルトランジスタ（３１）及び第３ゲート
ダイオードＮモス型アクティブトランジスタ（３２）
と、第４金属ゲートＮチャンネルフィールドトランジス
タ（３３）と、第５金属ゲートＮチャンネルフィールド
トランジスタ（３４）と、第６及び第７金属ゲートＮチ
ャンネルフィールドトランジスタ（３５，３６）と、第
８金属ゲートＮチャンネルフィールドトランジスタ（３
７）がターンオンされる。
気保護回路の動作を説明する。ＥＳＤ電圧がコントロー
ルパッド（１５１）を介して印加されれば、第３金属ゲ
ートＮチャンネルトランジスタ（３１）及び第３ゲート
ダイオードＮモス型アクティブトランジスタ（３２）
と、第４金属ゲートＮチャンネルフィールドトランジス
タ（３３）と、第５金属ゲートＮチャンネルフィールド
トランジスタ（３４）と、第６及び第７金属ゲートＮチ
ャンネルフィールドトランジスタ（３５，３６）と、第
８金属ゲートＮチャンネルフィールドトランジスタ（３
７）がターンオンされる。
【００１５】これにより、第２内部回路（１２）に対し
それぞれ前記主電源電圧ライン（１３）とＴＴＬ電源電
圧ライン（１６）の間と、前記主電源電圧ライン（１
３）とＴＴＬ接地電圧ライン（１７）の間と、前記主接
地電圧ライン（１４）とＴＴＬ電源電圧ライン（１６）
の間及び、前記主接地電圧ライン（１４）とＴＴＬ接地
電圧ライン（１７）の間と、またＴＴＬ電源電圧ライン
（１６）とＴＴＬ接地電圧ライン（１７）の間に存在す
る電位差が所定のレベルに制御されるため、電位差を縮
小し電流を分散させることにより第１内部回路（１１）
のみだけでなく第２内部回路（１２）の損傷を克服して
ＥＳＤ特性を向上させる。
それぞれ前記主電源電圧ライン（１３）とＴＴＬ電源電
圧ライン（１６）の間と、前記主電源電圧ライン（１
３）とＴＴＬ接地電圧ライン（１７）の間と、前記主接
地電圧ライン（１４）とＴＴＬ電源電圧ライン（１６）
の間及び、前記主接地電圧ライン（１４）とＴＴＬ接地
電圧ライン（１７）の間と、またＴＴＬ電源電圧ライン
（１６）とＴＴＬ接地電圧ライン（１７）の間に存在す
る電位差が所定のレベルに制御されるため、電位差を縮
小し電流を分散させることにより第１内部回路（１１）
のみだけでなく第２内部回路（１２）の損傷を克服して
ＥＳＤ特性を向上させる。
【００１６】図４において、本発明の静電気保護回路は
図３の静電気保護回路で前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１６）の間に接続される第３
金属ゲートＮチャンネルフィールドトランジスタ（３
１）及び、第３ゲートダイオードＮモス型アクティブト
ランジスタ（３２）の代りに二つがそれぞれ直列に連結
された第９及び第１０金属ゲートＮチャンネルフィール
ドトランジスタ（４１１，４１２）と、第４及び第５ゲ
ートダイオードＮモス型アクティブトランジスタ（４２
１，４２２）と、前記主接地電圧ライン（１４）とＴＴ
Ｌ接地電圧ライン（１７）の間に接続される第６金属ゲ
ートＮチャンネルフィールドトランジスタ（３５）の代
りに直列に接続される第１１及び第１２金属ゲートＮチ
ャンネルフィールドトランジスタ（４５１，４５２）
と、第７金属ゲートＮチャンネルフィールドトランジス
タ（３６）の代りに直列に接続される第１３及び第１４
金属ゲートＮチャンネルフィールドトランジスタ（４６
１，４６２）以外は、図３の静電気保護回路とその構成
が同じであり、主パワーラインとＴＴＬパワーラインの
ノイズを二つの閾電圧ほど差を置くようにしてパワーラ
インのノイズ問題及びＥＳＤ保護を同時に満足させる。
図３の静電気保護回路で前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１６）の間に接続される第３
金属ゲートＮチャンネルフィールドトランジスタ（３
１）及び、第３ゲートダイオードＮモス型アクティブト
ランジスタ（３２）の代りに二つがそれぞれ直列に連結
された第９及び第１０金属ゲートＮチャンネルフィール
ドトランジスタ（４１１，４１２）と、第４及び第５ゲ
ートダイオードＮモス型アクティブトランジスタ（４２
１，４２２）と、前記主接地電圧ライン（１４）とＴＴ
Ｌ接地電圧ライン（１７）の間に接続される第６金属ゲ
ートＮチャンネルフィールドトランジスタ（３５）の代
りに直列に接続される第１１及び第１２金属ゲートＮチ
ャンネルフィールドトランジスタ（４５１，４５２）
と、第７金属ゲートＮチャンネルフィールドトランジス
タ（３６）の代りに直列に接続される第１３及び第１４
金属ゲートＮチャンネルフィールドトランジスタ（４６
１，４６２）以外は、図３の静電気保護回路とその構成
が同じであり、主パワーラインとＴＴＬパワーラインの
ノイズを二つの閾電圧ほど差を置くようにしてパワーラ
インのノイズ問題及びＥＳＤ保護を同時に満足させる。
【００１７】図５において、本発明の静電気保護回路は
図３の静電気保護回路で前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１６）の間に接続される第３
金属ゲートＮチャンネルフィールドトランジスタ（３
１）及び、第３ゲートダイオードＮモス型アクティブト
ランジスタ（３）の代りに二つがそれぞれ直列に連結さ
れた第１５、第１６及び第１７金属ゲートＮチャンネル
フィールドトランジスタ（５１１，５１２，５１３）
と、第６、第７及び第８ゲートダイオードＮモス型アク
ティブトランジスタ（５２１，５２２，５２３）と、前
記主接地電圧ライン（１４）とＴＴＬ接地電圧ライン
（１７）の間に接続される第６金属ゲートＮチャンネル
フィールドトランジスタ（３５）の代りに直列に接続す
る第１８、第１９及び第２０金属ゲートＮチャンネルフ
ィールドトランジスタ（５５１，５５２，５５３）と、
第７金属ゲートＮチャンネルフィールドトランジスタ
（３６）の代りに直列に接続される第２１、第２２及び
第２３金属ゲートＮチャンネルフィールドトランジスタ
（５６１，５６２，５６３）以外は、図３の静電気保護
回路とその構成が同じであり、主パワーラインとＴＴＬ
パワーラインの間のノイズを三つの閾電圧ほど差を置く
ようにしてパワーラインのノイズ問題及びＥＳＤ保護を
同時に満足させる。
図３の静電気保護回路で前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１６）の間に接続される第３
金属ゲートＮチャンネルフィールドトランジスタ（３
１）及び、第３ゲートダイオードＮモス型アクティブト
ランジスタ（３）の代りに二つがそれぞれ直列に連結さ
れた第１５、第１６及び第１７金属ゲートＮチャンネル
フィールドトランジスタ（５１１，５１２，５１３）
と、第６、第７及び第８ゲートダイオードＮモス型アク
ティブトランジスタ（５２１，５２２，５２３）と、前
記主接地電圧ライン（１４）とＴＴＬ接地電圧ライン
（１７）の間に接続される第６金属ゲートＮチャンネル
フィールドトランジスタ（３５）の代りに直列に接続す
る第１８、第１９及び第２０金属ゲートＮチャンネルフ
ィールドトランジスタ（５５１，５５２，５５３）と、
第７金属ゲートＮチャンネルフィールドトランジスタ
（３６）の代りに直列に接続される第２１、第２２及び
第２３金属ゲートＮチャンネルフィールドトランジスタ
（５６１，５６２，５６３）以外は、図３の静電気保護
回路とその構成が同じであり、主パワーラインとＴＴＬ
パワーラインの間のノイズを三つの閾電圧ほど差を置く
ようにしてパワーラインのノイズ問題及びＥＳＤ保護を
同時に満足させる。
【００１８】図６において、本発明の静電気保護回路は
図３の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）がないことを特徴とする。
図３の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）がないことを特徴とする。
【００１９】図７において、本発明の静電気保護回路は
図３の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）の代りに第１ＮＰＮ型バイポーラ
トランジスタ（７５２）を、前記主電源電圧ライン（１
３）に連結される第２金属ゲートＮチャンネルフィール
ドトランジスタ（１５３）の代りに第１ＮＰＮ型バイポ
ーラトランジスタ（７５３）を用いることを特徴とす
る。
図３の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１金属ゲートＮチャンネルフィールドト
ランジスタ（１５２）の代りに第１ＮＰＮ型バイポーラ
トランジスタ（７５２）を、前記主電源電圧ライン（１
３）に連結される第２金属ゲートＮチャンネルフィール
ドトランジスタ（１５３）の代りに第１ＮＰＮ型バイポ
ーラトランジスタ（７５３）を用いることを特徴とす
る。
【００２０】図８において、本発明の静電気保護回路は
図７の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１ＮＰＮ型バイポーラトランジスタ（７
５２）がないことを特徴とする。
図７の静電気保護回路で前記主電源電圧ライン（１３）
に連結される第１ＮＰＮ型バイポーラトランジスタ（７
５２）がないことを特徴とする。
【００２１】図９において、本発明の静電気保護回路は
図８の静電気保護回路で前記主接地電圧ライン（１４）
に連結される第２ＮＰＮ型バイポーラトランジスタ（７
５３）の代りにベースが前記主接地電圧ライン（１４）
に連結された第３ＮＰＮ型バイポーラトランジスタ（９
５３）を用いることを特徴とする。
図８の静電気保護回路で前記主接地電圧ライン（１４）
に連結される第２ＮＰＮ型バイポーラトランジスタ（７
５３）の代りにベースが前記主接地電圧ライン（１４）
に連結された第３ＮＰＮ型バイポーラトランジスタ（９
５３）を用いることを特徴とする。
【００２２】図１０において、本発明のデータパッドに
対する静電気保護回路は第１内部回路（１０１）に主電
源電圧を供給するための主電源電圧ライン（１０３）
と、前記第１内部回路（１０１）に主接地電圧を供給す
るための主接地電圧ライン（１０４）と、前記主電源電
圧ライン（１０３）に連結されるプル−アップ用Ｎモス
型トランジスタ（１０５２）と、前記主接地電圧ライン
（１０３）に連結されるプル−ダウン用Ｎモス型トラン
ジスタ（１０５３）と、前記主電源電圧ライン（１０
３）と主接地電圧ライン（１０４）の間に接続される第
１ゲートダイオードＮモス型アクティブトランジスタ
（１０５５）でなる静電圧放電保護部（１０５）と、第
２内部回路（１０２）にＴＴＬ電源電圧を供給するため
のノイズ低減用ＴＴＬ電源電圧ライン（１０６）と、第
２内部回路（１０２）にＴＴＬ電源を供給するためのノ
イズ低減用ＴＴＬ接地電圧ライン（１０７）と、前記主
電源電圧ライン（１０３）とＴＴＬ電源電圧ライン（１
０６）の間に接続され、前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１０６）の間の電位差を望む
レベルに制御するための第１金属ゲートＮチャンネルフ
ィールドトランジスタ（１００１）及び第２ゲートダイ
オードＮモス型アクティブトランジスタ（１００２）
と、前記主電源電圧ライン（１０３）とＴＴＬ接地電圧
ライン（１０７）の間に接続され、前記主電源電圧ライ
ン（１０３）とＴＴＬ接地電圧ライン（１０７）の間の
電位差を望むレベルに制御するための第２金属ゲートＮ
チャンネルフィールドトランジスタ（１００３）、前記
主接地電圧ライン（１０４）とＴＴＬ電源電圧ライン
（１０６）の間に接続され、前記主接地電圧ライン（１
０４）とＴＴＬ電源電圧ライン（１０６）の間に電位差
を望むレベルに制御するための第３金属ゲートＮチャン
ネルフィールドトランジスタ（１００４）と、前記主接
地電圧ライン（１０４）とＴＴＬ接地電圧ライン（１０
７）の間に接続され前記主接地電圧ライン（１０４）と
ＴＴＬ接地電圧ライン（１０７）の間の電位差を望むレ
ベルに制御するための第４及び第５金属ゲートＮチャン
ネルフィールドトランジスタ（１００５，１００６）
と、前記ＴＴＬ電源電圧ライン（１０６）と、ＴＴＬ接
地電圧ライン（１０７）の間に接続され前記ＴＴＬ電源
電圧ライン（１０６）とＴＴＬ接地電圧ライン（１０
７）の間の電位差を望む電位に制御するための第６金属
ゲートＮチャンネルフィールドトランジスタ（１００
７）を備える。
対する静電気保護回路は第１内部回路（１０１）に主電
源電圧を供給するための主電源電圧ライン（１０３）
と、前記第１内部回路（１０１）に主接地電圧を供給す
るための主接地電圧ライン（１０４）と、前記主電源電
圧ライン（１０３）に連結されるプル−アップ用Ｎモス
型トランジスタ（１０５２）と、前記主接地電圧ライン
（１０３）に連結されるプル−ダウン用Ｎモス型トラン
ジスタ（１０５３）と、前記主電源電圧ライン（１０
３）と主接地電圧ライン（１０４）の間に接続される第
１ゲートダイオードＮモス型アクティブトランジスタ
（１０５５）でなる静電圧放電保護部（１０５）と、第
２内部回路（１０２）にＴＴＬ電源電圧を供給するため
のノイズ低減用ＴＴＬ電源電圧ライン（１０６）と、第
２内部回路（１０２）にＴＴＬ電源を供給するためのノ
イズ低減用ＴＴＬ接地電圧ライン（１０７）と、前記主
電源電圧ライン（１０３）とＴＴＬ電源電圧ライン（１
０６）の間に接続され、前記主電源電圧ライン（１３）
とＴＴＬ電源電圧ライン（１０６）の間の電位差を望む
レベルに制御するための第１金属ゲートＮチャンネルフ
ィールドトランジスタ（１００１）及び第２ゲートダイ
オードＮモス型アクティブトランジスタ（１００２）
と、前記主電源電圧ライン（１０３）とＴＴＬ接地電圧
ライン（１０７）の間に接続され、前記主電源電圧ライ
ン（１０３）とＴＴＬ接地電圧ライン（１０７）の間の
電位差を望むレベルに制御するための第２金属ゲートＮ
チャンネルフィールドトランジスタ（１００３）、前記
主接地電圧ライン（１０４）とＴＴＬ電源電圧ライン
（１０６）の間に接続され、前記主接地電圧ライン（１
０４）とＴＴＬ電源電圧ライン（１０６）の間に電位差
を望むレベルに制御するための第３金属ゲートＮチャン
ネルフィールドトランジスタ（１００４）と、前記主接
地電圧ライン（１０４）とＴＴＬ接地電圧ライン（１０
７）の間に接続され前記主接地電圧ライン（１０４）と
ＴＴＬ接地電圧ライン（１０７）の間の電位差を望むレ
ベルに制御するための第４及び第５金属ゲートＮチャン
ネルフィールドトランジスタ（１００５，１００６）
と、前記ＴＴＬ電源電圧ライン（１０６）と、ＴＴＬ接
地電圧ライン（１０７）の間に接続され前記ＴＴＬ電源
電圧ライン（１０６）とＴＴＬ接地電圧ライン（１０
７）の間の電位差を望む電位に制御するための第６金属
ゲートＮチャンネルフィールドトランジスタ（１００
７）を備える。
【００２３】図１１において、本発明のデータパッドに
対する静電気保護回路は図１０の静電気保護回路で前記
主電源電圧ライン（１０３）とＴＴＬ電源電圧ライン
（１０６）の間に接続される第１金属ゲートＮチャンネ
ルフィールドトランジスタ（１００１）及び第２ゲート
ダイオードＮモス型アクティブトランジスタ（１００
２）の代りに二つがそれぞれ直列に連結された第７及び
第８金属ゲートＮチャンネルフィールドトランジスタ
（１００１１，１００１２）と、第３及び第４ゲートダ
イオードＮモス型アクティブトランジスタ（１００２
１，１００２２）と、前記主接地電圧ライン（１０４）
とＴＴＬ接地電圧ライン（１０７）の間に接続される第
４金属ゲートＮチャンネルフィールドトランジスタ（１
００５）の代りに直列に接続される第９及び第１０金属
ゲートＮチャンネルフィールドトランジスタ（１００５
１，１００５２）と、第５金属ゲートＮチャンネルフィ
ールドトランジスタ（１００６）の代りに直列に接続さ
れる第１１及び第１２金属ゲートＮチャンネルフィール
ドトランジスタ（１００６１，１００６２）以外は、図
１０の静電気保護回路とその構成が同一であり、主パワ
ーラインとＴＴＬパワーラインの間のノイズを二つの閾
電圧ほど差を設けさせパワーラインのノイズ問題及びＥ
ＳＰ保護を同時に満足させる。
対する静電気保護回路は図１０の静電気保護回路で前記
主電源電圧ライン（１０３）とＴＴＬ電源電圧ライン
（１０６）の間に接続される第１金属ゲートＮチャンネ
ルフィールドトランジスタ（１００１）及び第２ゲート
ダイオードＮモス型アクティブトランジスタ（１００
２）の代りに二つがそれぞれ直列に連結された第７及び
第８金属ゲートＮチャンネルフィールドトランジスタ
（１００１１，１００１２）と、第３及び第４ゲートダ
イオードＮモス型アクティブトランジスタ（１００２
１，１００２２）と、前記主接地電圧ライン（１０４）
とＴＴＬ接地電圧ライン（１０７）の間に接続される第
４金属ゲートＮチャンネルフィールドトランジスタ（１
００５）の代りに直列に接続される第９及び第１０金属
ゲートＮチャンネルフィールドトランジスタ（１００５
１，１００５２）と、第５金属ゲートＮチャンネルフィ
ールドトランジスタ（１００６）の代りに直列に接続さ
れる第１１及び第１２金属ゲートＮチャンネルフィール
ドトランジスタ（１００６１，１００６２）以外は、図
１０の静電気保護回路とその構成が同一であり、主パワ
ーラインとＴＴＬパワーラインの間のノイズを二つの閾
電圧ほど差を設けさせパワーラインのノイズ問題及びＥ
ＳＰ保護を同時に満足させる。
【００２４】図１２において、本発明の静電気保護回路
は図１０の静電気保護回路で前記主電源電圧ライン（１
０３）とＴＴＬ電源電圧ライン（１０６）の間に接続さ
れる第１金属ゲートＮチャンネルフィールドトランジス
タ（１００１）及び第２ゲートダイオードＮモス型アク
ティブトランジスタ（１００２）の代りに三つがそれぞ
れ直列に連結された第１３、第１４及び第１５金属ゲー
トＮチャンネルフィールドトランジスタ（１２１１，１
２１２，１２１３）と第５，第６及び第７ゲートダイオ
ードＮモス型アクティブトランジスタ（１２２１，１２
２２，１２２３）と、前記主接地電圧ライン（１０４）
とＴＴＬ接地電圧ライン（１０７）の間に接続される第
４金属ゲートＮチャンネルフィールドトランジスタ（１
００５）の代りに直列に接続される第１６、第１７及び
第１８金属ゲートＮチャンネルフィールドトランジスタ
（１２５１，１２５２，１２５３）と、第５金属ゲート
Ｎチャンネルフィールドトランジスタ（１００６）の代
りに直列に接続される第１９、第２０及び第２１金属ゲ
ートＮチャンネルフィールドトランジスタ（１２６１，
１２６２，１２６３）以外は図１０の静電気保護回路と
その構成が同じであり、主パワーラインとＴＴＬパワー
ラインの間のノイズを三つの閾電圧ほど差を設けるよう
にしてパワーラインのノイズ問題及びＥＳＤ保護を同時
に満足させる。
は図１０の静電気保護回路で前記主電源電圧ライン（１
０３）とＴＴＬ電源電圧ライン（１０６）の間に接続さ
れる第１金属ゲートＮチャンネルフィールドトランジス
タ（１００１）及び第２ゲートダイオードＮモス型アク
ティブトランジスタ（１００２）の代りに三つがそれぞ
れ直列に連結された第１３、第１４及び第１５金属ゲー
トＮチャンネルフィールドトランジスタ（１２１１，１
２１２，１２１３）と第５，第６及び第７ゲートダイオ
ードＮモス型アクティブトランジスタ（１２２１，１２
２２，１２２３）と、前記主接地電圧ライン（１０４）
とＴＴＬ接地電圧ライン（１０７）の間に接続される第
４金属ゲートＮチャンネルフィールドトランジスタ（１
００５）の代りに直列に接続される第１６、第１７及び
第１８金属ゲートＮチャンネルフィールドトランジスタ
（１２５１，１２５２，１２５３）と、第５金属ゲート
Ｎチャンネルフィールドトランジスタ（１００６）の代
りに直列に接続される第１９、第２０及び第２１金属ゲ
ートＮチャンネルフィールドトランジスタ（１２６１，
１２６２，１２６３）以外は図１０の静電気保護回路と
その構成が同じであり、主パワーラインとＴＴＬパワー
ラインの間のノイズを三つの閾電圧ほど差を設けるよう
にしてパワーラインのノイズ問題及びＥＳＤ保護を同時
に満足させる。
【００２５】図１３において、本発明の静電気保護回路
は図１０の静電気保護回路で前記主電源電圧ライン（１
３）に連結されるプル−アップ用Ｎモス型トランジスタ
（１０５２）の代りにプル−アップ用Ｐモス型トランジ
スタ（１３５２）を特徴とする。
は図１０の静電気保護回路で前記主電源電圧ライン（１
３）に連結されるプル−アップ用Ｎモス型トランジスタ
（１０５２）の代りにプル−アップ用Ｐモス型トランジ
スタ（１３５２）を特徴とする。
【００２６】図１４は、図１０に示す第２内部回路のバ
イポーラトランジスタ（１０２１）の断面図であり、部
材番号１４１はシリコン基板上のウェルであり、１４２
は素子分離絶縁膜、１４３はゲート電極であり、１４４
はソース／ドレイン動作領域を示す。また、図１４はさ
らにパワーラインのノイズにより相互分離して用いら
れ、主パワーラインとＴＴＬパワーラインが近接した回
路でＮＰＮ型トランジスタが形成されたことを示す。
イポーラトランジスタ（１０２１）の断面図であり、部
材番号１４１はシリコン基板上のウェルであり、１４２
は素子分離絶縁膜、１４３はゲート電極であり、１４４
はソース／ドレイン動作領域を示す。また、図１４はさ
らにパワーラインのノイズにより相互分離して用いら
れ、主パワーラインとＴＴＬパワーラインが近接した回
路でＮＰＮ型トランジスタが形成されたことを示す。
【００２７】
【発明の効果】前記の如く、本発明の静電気保護回路に
従えば、静電気保護回路はＥＳＤ電圧印加の際に発生す
る主パワーラインとＴＴＬパワーラインの間の電位差を
縮小して分散させることにより、ＥＳＤ信頼性を向上さ
せ内部回路の損傷を防止することができる効果を有す
る。
従えば、静電気保護回路はＥＳＤ電圧印加の際に発生す
る主パワーラインとＴＴＬパワーラインの間の電位差を
縮小して分散させることにより、ＥＳＤ信頼性を向上さ
せ内部回路の損傷を防止することができる効果を有す
る。
【図１】通常のコントロールパッドに対する静電気保護
回路図。
回路図。
【図２】通常のデータパッドに対する静電気保護回路
図。
図。
【図３】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図４】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図５】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図６】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図７】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図８】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図９】本発明の実施例に係るコントロールパッドに対
する静電気保護回路図。
する静電気保護回路図。
【図１０】本発明の実施例に係るデータパッドに対する
静電気保護回路図。
静電気保護回路図。
【図１１】本発明の実施例に係るデータパッドに対する
静電気保護回路図。
静電気保護回路図。
【図１２】本発明の実施例に係るデータパッドに対する
静電気保護回路図。
静電気保護回路図。
【図１３】本発明の実施例に係るデータパッドに対する
静電気保護回路図。
静電気保護回路図。
【図１４】図１０に示すバイポーラトランジスタの断面
図。
図。
１１，１２，２１，２２，１０１，１０２，１２１，２
２１，１２０１ 内部回路 １３，２３，１０３ 主電源電圧ライン １４，２４，１０４ 主接地電圧ライン １５，２５，１０５ 静電気保護部 １６，２６，１０６ ＴＴＬ電源電圧ライン １７，２７，１０７ ＴＴＬ接地電圧ライン
２１，１２０１ 内部回路 １３，２３，１０３ 主電源電圧ライン １４，２４，１０４ 主接地電圧ライン １５，２５，１０５ 静電気保護部 １６，２６，１０６ ＴＴＬ電源電圧ライン １７，２７，１０７ ＴＴＬ接地電圧ライン
Claims (22)
- 【請求項１】 コントロールパッドと、 前記コントロールパッドからの陽の過度電圧を第１基底
電源側にバイパスするための第１バイパス手段と、 前記コントロールパッドからの陰の過度電圧を第１供給
電源側にバイパスするための第２バイパス手段と、 前記第１供給電源と第２供給電源の間の電圧を等化する
ための第１電圧等化手段と、 前記第１基底電源と第２基底電源の間の電圧を等化する
ための第２電圧等化手段を含むことを特徴とする静電気
保護回路。 - 【請求項２】 前記第１電圧等化手段は、前記第１供給
電源と第２供給電源の間に並列接続される一つの金属ゲ
ートＮチャンネルトランジスタと、一つのゲートダイオ
ードＮモス型アクティブトランジスタを含むことを特徴
とする請求項１記載の静電気保護回路。 - 【請求項３】 前記第１電圧等化手段は、前記第１供給
電源と第２供給電源の間に並列接続される二つの金属ゲ
ートＮチャンネルトランジスタと、二つのゲートダイオ
ードＮモス型アクティブトランジスタを含むことを特徴
とする請求項１記載の静電気保護回路。 - 【請求項４】 前記第１電圧等化手段は、前記第１供給
電源と第２供給電源の間に並列接続される三つの金属ゲ
ートＮチャンネルトランジスタと、三つのゲートダイオ
ードＮモス型アクティブトランジスタを含むことを特徴
とする請求項１記載の静電気保護回路。 - 【請求項５】 前記第２電圧等化手段は、前記第１基底
電源と第２基底電源の間に並列接続される一対の金属ゲ
ートＮチャンネルトランジスタを含むことを特徴とする
請求項１記載の静電気保護回路。 - 【請求項６】 前記第２電圧等化手段は、前記第１基底
電源と第２基底電源の間に並列接続される二対の金属ゲ
ートＮチャンネルトランジスタを含むことを特徴とする
請求項１記載の静電気保護回路。 - 【請求項７】 前記第２電圧等化手段は、前記第１基底
電源と第２基底電源の間に並列接続される三対の金属ゲ
ートＮチャンネルトランジスタを含むことを特徴とする
請求項１記載の静電気保護回路。 - 【請求項８】 前記第１供給電源と第２基底電源の間の
電圧を等化するための第３電圧等化手段と、 前記第１基底電源と第２供給電源の間の電圧を等化する
ための第４電圧等化手段と、 前記第２供給電源と第２基底電源の間の電圧を等化する
ための第５電圧等化手段をさらに含むことを特徴とする
請求項１記載の静電気保護回路。 - 【請求項９】 前記第３電圧等化手段は、前記第１供給
電源と第２基底電源の間に接続される金属ゲートＮチャ
ンネルフィールドトランジスタを含むことを特徴とする
請求項８記載の静電気保護回路。 - 【請求項１０】 前記第４電圧等化手段は、前記第１基
底電源と第２供給電源の間に接続される金属ゲートＮチ
ャンネルフィールドトランジスタを含むことを特徴とす
る請求項８記載の静電気保護回路。 - 【請求項１１】 前記第５電圧等化手段は、前記第２供
給電源と第２基底電源の間に接続される金属ゲートＮチ
ャンネルフィールドトランジスタを含むことを特徴とす
る請求項８記載の静電気保護回路。 - 【請求項１２】 データパッドと、 前記データパッドからの陽の過度電圧を第１基底電源側
にバイパスするための第１バイパス手段と、 前記データパッドからの陰の過度電圧を第１供給電源側
にバイパスするための第２バイパス手段と、 前記第１供給電源と第２供給電源の間の電圧を等化する
ための第１電圧等化手段と、 前記第１基底電源と第２基底電源の間の電圧を等化する
ための第２電圧等化手段を含むことを特徴とする静電気
保護回路。 - 【請求項１３】 前記第１電圧等化手段は、前記第１供
給電源と第２供給電源の間に並列接続される一つの金属
ゲートＮチャンネルトランジスタと、一つのゲートダイ
オードＮモス型アクティブトランジスタを含むことを特
徴とする請求項１２記載の静電気保護回路。 - 【請求項１４】 前記第１電圧等化手段は、前記第１供
給電源と第２供給電源の間に並列接続される二つの金属
ゲートＮチャンネルトランジスタと、二つのゲートダイ
オードＮモス型アクティブトランジスタを含むことを特
徴とする請求項１２記載の静電気保護回路。 - 【請求項１５】 前記第１電圧等化手段は、前記第１供
給電源と第２供給電源の間に並列接続される三つの金属
ゲートＮチャンネルトランジスタと、三つのゲートダイ
オードＮモス型アクティブトランジスタを含むことを特
徴とする請求項１２記載の静電気保護回路。 - 【請求項１６】 前記第２電圧等化手段は、前記第１基
底電源と第２基底電源の間に並列接続される一対の金属
ゲートＮチャンネルトランジスタを含むことを特徴とす
る請求項１２記載の静電気保護回路。 - 【請求項１７】 前記第２電圧等化手段は、前記第１基
底電源と第２基底電源の間に並列接続される二対の金属
ゲートＮチャンネルトランジスタを含むことを特徴とす
る請求項１２記載の静電気保護回路。 - 【請求項１８】 前記第２電圧等化手段は、前記第１基
底電源と第２基底電源の間に並列接続される三対の金属
ゲートＮチャンネルトランジスタを含むことを特徴とす
る請求項１２記載の静電気保護回路。 - 【請求項１９】 前記第１供給電源と第２基底電源の間
の電圧を等化するための第３電圧等化手段と、 前記第１基底電源と第２供給電源の間の電圧を等化する
ための第４電圧等化手段と、 前記第２供給電源と第２基底電源の間の電圧を等化する
ための第５電圧等化手段をさらに含むことを特徴とする
請求項１２記載の静電気保護回路。 - 【請求項２０】 前記第３電圧等化手段は、前記第１供
給電源と第２基底電源の間に接続される金属ゲートＮチ
ャンネルフィールドトランジスタを含むことを特徴とす
る請求項１９記載の静電気保護回路。 - 【請求項２１】 前記第４電圧等化手段は、前記第１基
底電源と第２供給電源の間に接続される金属ゲートＮチ
ャンネルフィールドトランジスタを含むことを特徴とす
る請求項１９記載の静電気保護回路。 - 【請求項２２】 前記第５電圧等化手段は、前記第２供
給電源と第２基底電源の間に接続される金属ゲートＮチ
ャンネルフィールドトランジスタを含むことを特徴とす
る請求項１９記載の静電気保護回路。
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