JPH08274618A - 耐過電圧集積回路出力バッファ - Google Patents
耐過電圧集積回路出力バッファInfo
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- JPH08274618A JPH08274618A JP8035700A JP3570096A JPH08274618A JP H08274618 A JPH08274618 A JP H08274618A JP 8035700 A JP8035700 A JP 8035700A JP 3570096 A JP3570096 A JP 3570096A JP H08274618 A JPH08274618 A JP H08274618A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Abstract
(57)【要約】
【課題】 接触パッドまたは他の入出力接続により、集
積回路（ＩＣ）を外部電気装置に結合する耐過電圧出力
バッファ回路。 【解決手段】 出力バッファのプルアップ駆動トランジ
スタを含む半導体またはウェル領域をバイアスして、過
電圧状態下に接触パッドからＩＣの供給レールに投入さ
れた電流を減少させる過電圧保護回路が提供される。保
護回路は、供給レールおよび接触パッドの間の電位差に
基づき基板をバイアスするように配置され、供給レール
と接触パッドのいずれも基板の電位を大幅に上回ること
のないようにしている。ＩＣ上の他の回路からバッファ
回路に送られる信号を阻止し、過電圧状態下でゲートソ
ース電位差がプルアップ駆動トランジスタに印加される
ことを防ぐ回路がさらに用意されている。
積回路（ＩＣ）を外部電気装置に結合する耐過電圧出力
バッファ回路。 【解決手段】 出力バッファのプルアップ駆動トランジ
スタを含む半導体またはウェル領域をバイアスして、過
電圧状態下に接触パッドからＩＣの供給レールに投入さ
れた電流を減少させる過電圧保護回路が提供される。保
護回路は、供給レールおよび接触パッドの間の電位差に
基づき基板をバイアスするように配置され、供給レール
と接触パッドのいずれも基板の電位を大幅に上回ること
のないようにしている。ＩＣ上の他の回路からバッファ
回路に送られる信号を阻止し、過電圧状態下でゲートソ
ース電位差がプルアップ駆動トランジスタに印加される
ことを防ぐ回路がさらに用意されている。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路のＩ／Ｏ
（入出力）接続を駆動させるのに適した耐過電圧バッフ
ァ回路に関する。
（入出力）接続を駆動させるのに適した耐過電圧バッフ
ァ回路に関する。
【０００２】
【従来の技術】集積回路の製造に使用可能な製作プロセ
ス数の増加により、集積回路が機能を果たす動作条件に
おける多様性がますます広げられている。たとえば、供
給電圧、切換え電圧、入出力電圧の範囲は、異なるプロ
セスによって製作された集積回路の間では異なる。した
がって、ある集積回路に、異なるプロセスを使用して製
作された回路との互換性を持たせるために、その集積回
路が同一の製作プロセスを使用して製造された回路から
の電圧とは異なっているＩ／Ｏ装置が接続されたＩ／Ｏ
接続の電圧に耐性のある集積回路が必要とされる。
ス数の増加により、集積回路が機能を果たす動作条件に
おける多様性がますます広げられている。たとえば、供
給電圧、切換え電圧、入出力電圧の範囲は、異なるプロ
セスによって製作された集積回路の間では異なる。した
がって、ある集積回路に、異なるプロセスを使用して製
作された回路との互換性を持たせるために、その集積回
路が同一の製作プロセスを使用して製造された回路から
の電圧とは異なっているＩ／Ｏ装置が接続されたＩ／Ｏ
接続の電圧に耐性のある集積回路が必要とされる。
【０００３】これまでに遭遇した１つの具体的な問題
は、集積回路の電源電圧よりも高い、Ｉ／Ｏ接続への電
圧の印加である。これは、Ｉ／Ｏ接続における過電圧状
態と呼ばれる。たとえば、相補性金属酸化膜半導体（Ｃ
ＭＯＳ）回路は、３ボルトの電源電圧（ここで線間電圧
揺れは３ボルト）で動作するように製造されている。一
方、他の多くの回路は５ボルト電源を使用しているた
め、５ボルト域での出力を生成する。３ボルトのＣＭＯ
Ｓ回路がそのＩ／Ｏ接続に５ボルトの入力を受け取る
（過電圧状態）場合、３ボルトＣＭＯＳ回路の出力バッ
ファ回路内で困難に遭遇する可能性がある。特に過電圧
状態の結果、３ボルトＣＭＯＳ回路の出力バッファを経
て、Ｉ／Ｏ接続からの望ましくない大きな漏洩電流が発
生する。さらに、過電圧状態の結果として、ＣＭＯＳ回
路のラッチ・アップが生じる可能性がある。こうした現
象は共に、ＣＭＯＳ回路の動作にとって有害であり、極
端な場合には、回路の破損をもたらすこともある。
は、集積回路の電源電圧よりも高い、Ｉ／Ｏ接続への電
圧の印加である。これは、Ｉ／Ｏ接続における過電圧状
態と呼ばれる。たとえば、相補性金属酸化膜半導体（Ｃ
ＭＯＳ）回路は、３ボルトの電源電圧（ここで線間電圧
揺れは３ボルト）で動作するように製造されている。一
方、他の多くの回路は５ボルト電源を使用しているた
め、５ボルト域での出力を生成する。３ボルトのＣＭＯ
Ｓ回路がそのＩ／Ｏ接続に５ボルトの入力を受け取る
（過電圧状態）場合、３ボルトＣＭＯＳ回路の出力バッ
ファ回路内で困難に遭遇する可能性がある。特に過電圧
状態の結果、３ボルトＣＭＯＳ回路の出力バッファを経
て、Ｉ／Ｏ接続からの望ましくない大きな漏洩電流が発
生する。さらに、過電圧状態の結果として、ＣＭＯＳ回
路のラッチ・アップが生じる可能性がある。こうした現
象は共に、ＣＭＯＳ回路の動作にとって有害であり、極
端な場合には、回路の破損をもたらすこともある。
【０００４】簡略化したＣＭＯＳ出力バッファ回路２が
図１に示されている。この回路はバッファ２を含む集積
回路（ＩＣ）の接触パッドのような制御線１５に受信さ
れる信号に応じてＩ／Ｏ接続８を駆動する。回路２は、
出力線１１（ＯＵＴと表示）によりそのＩ／Ｏ接続８を
供給電圧線１０（Ｖccと表示）に結合するＰＭＯＳプル
アップ・トランジスタ４を含んでいる。ＮＭＯＳプルダ
ウン・トランジスタ６はＩ／Ｏ接続８をＶssなどの他の
電源電圧またはアース（ＧＮＤ）に結合する。動作中
は、プルアップ・トランジスタ４およびプルダウン・ト
ランジスタ６は、制御線１５により制御されて、Ｉ／Ｏ
接続８をＶss（ゼロボルトなど）とＶcc（電源電圧）の
間で出力電圧に変動を生じさせることのできるように、
供給レール１０またはＶss／ＧＮＤに選択的に結合する
ことができる。出力バッファ回路２がＩ／Ｏ接続８を正
の電源電圧Ｖccまで駆動させるためには、プルアップ・
トランジスタ４は、この機能にＮＭＯＳ型トランジスタ
が使用された場合に起こるであろう望ましくない電圧の
低下を避けるために、ＰＭＯＳ型トランジスタでなけれ
ばならない。
図１に示されている。この回路はバッファ２を含む集積
回路（ＩＣ）の接触パッドのような制御線１５に受信さ
れる信号に応じてＩ／Ｏ接続８を駆動する。回路２は、
出力線１１（ＯＵＴと表示）によりそのＩ／Ｏ接続８を
供給電圧線１０（Ｖccと表示）に結合するＰＭＯＳプル
アップ・トランジスタ４を含んでいる。ＮＭＯＳプルダ
ウン・トランジスタ６はＩ／Ｏ接続８をＶssなどの他の
電源電圧またはアース（ＧＮＤ）に結合する。動作中
は、プルアップ・トランジスタ４およびプルダウン・ト
ランジスタ６は、制御線１５により制御されて、Ｉ／Ｏ
接続８をＶss（ゼロボルトなど）とＶcc（電源電圧）の
間で出力電圧に変動を生じさせることのできるように、
供給レール１０またはＶss／ＧＮＤに選択的に結合する
ことができる。出力バッファ回路２がＩ／Ｏ接続８を正
の電源電圧Ｖccまで駆動させるためには、プルアップ・
トランジスタ４は、この機能にＮＭＯＳ型トランジスタ
が使用された場合に起こるであろう望ましくない電圧の
低下を避けるために、ＰＭＯＳ型トランジスタでなけれ
ばならない。
【０００５】ＣＭＯＳ製作プロセスにおいて、集積回路
を構成するＰＭＯＳおよびＮＭＯＳトランジスタは、シ
リコン基板の別の領域、すなわちＰ型トランジスタはＮ
型領域、Ｎ型トランジスタはＰ型領域に製作される。こ
れが行われる１つの方法は、Ｎ型トランジスタが形成さ
れるＰ型多数キャリアを半導体ウェーハに注入して、Ｐ
型トランジスタが製作される離散Ｎ型「ウェル」領域を
形成することであり、これはｎ−ウェルＣＭＯＳプロセ
スと呼ばれる。通常は、ｎ−ウェル基板領域は、集積回
路の電源電圧にバイアスされ、中で形成されたトランジ
スタの適切な動作を推進する。
を構成するＰＭＯＳおよびＮＭＯＳトランジスタは、シ
リコン基板の別の領域、すなわちＰ型トランジスタはＮ
型領域、Ｎ型トランジスタはＰ型領域に製作される。こ
れが行われる１つの方法は、Ｎ型トランジスタが形成さ
れるＰ型多数キャリアを半導体ウェーハに注入して、Ｐ
型トランジスタが製作される離散Ｎ型「ウェル」領域を
形成することであり、これはｎ−ウェルＣＭＯＳプロセ
スと呼ばれる。通常は、ｎ−ウェル基板領域は、集積回
路の電源電圧にバイアスされ、中で形成されたトランジ
スタの適切な動作を推進する。
【０００６】出力バッファ回路２の等価回路２０が図２
に示されているが、これはＩ／Ｏ接続８への過電圧状態
の印加の結果を表している。電気装置１２がＩ／Ｏ接続
８によりバッファ２に接続されることが示されている。
たとえば、装置１２は、バッファ２を含むＩＣよりも高
い電源電圧（たとえば５Ｖ）で動作する他の集積回路で
もよい。電気装置１２が、出力線１１の電位を出力バッ
ファの電源電圧Ｖcc以上に上昇させると、プルアップ・
トランジスタ４のドレイン端子は、そのゲート端子およ
びトランジスタが形成される基板領域の両方の電位以上
に上昇する。このために、Ｐ型プルアップ・トランジス
タ４は、オンになり出力線１１から供給線１０への電流
パスを形成し、またこのために、トランジスタ４のドレ
イン基板間のダイオードが順方向にバイアスされて、出
力線からＶcc供給線へのもう１つの電流パスを形成す
る。この電流パスが図２において破線で示されている。
この構成によるとうまくいけば、Ｉ／Ｏ接続の電圧が、
バッファ２を含むＩＣのＶcc電源電圧以上に上昇するこ
とを抑えることができるが、投入電流のためにこの集積
回路内のＣＭＯＳラッチアップを起こす可能性もある。
に示されているが、これはＩ／Ｏ接続８への過電圧状態
の印加の結果を表している。電気装置１２がＩ／Ｏ接続
８によりバッファ２に接続されることが示されている。
たとえば、装置１２は、バッファ２を含むＩＣよりも高
い電源電圧（たとえば５Ｖ）で動作する他の集積回路で
もよい。電気装置１２が、出力線１１の電位を出力バッ
ファの電源電圧Ｖcc以上に上昇させると、プルアップ・
トランジスタ４のドレイン端子は、そのゲート端子およ
びトランジスタが形成される基板領域の両方の電位以上
に上昇する。このために、Ｐ型プルアップ・トランジス
タ４は、オンになり出力線１１から供給線１０への電流
パスを形成し、またこのために、トランジスタ４のドレ
イン基板間のダイオードが順方向にバイアスされて、出
力線からＶcc供給線へのもう１つの電流パスを形成す
る。この電流パスが図２において破線で示されている。
この構成によるとうまくいけば、Ｉ／Ｏ接続の電圧が、
バッファ２を含むＩＣのＶcc電源電圧以上に上昇するこ
とを抑えることができるが、投入電流のためにこの集積
回路内のＣＭＯＳラッチアップを起こす可能性もある。
【０００７】同様の状況は、「ホット」または「ライブ
挿入」中にも起こる。この場合は、集積回路装置のＩ／
Ｏ接続は、電源がそこに接続される前に条件づけられる
（すなわちゼロ以外の電圧）ものと仮定している。Ｉ／
Ｏ接続に印加される電圧が、装置の動作電源電圧以上で
あるという意味においての過電圧にはならないとして
も、電源が装置に接続された（ランプされた）時、Ｉ／
Ｏ接続における瞬間電圧は、電源線に印加された電圧以
上の大きさになる。この例において、主に問題となるの
は、過度の電流がＩ／Ｏ接続から投入される場合のラッ
チアップである。
挿入」中にも起こる。この場合は、集積回路装置のＩ／
Ｏ接続は、電源がそこに接続される前に条件づけられる
（すなわちゼロ以外の電圧）ものと仮定している。Ｉ／
Ｏ接続に印加される電圧が、装置の動作電源電圧以上で
あるという意味においての過電圧にはならないとして
も、電源が装置に接続された（ランプされた）時、Ｉ／
Ｏ接続における瞬間電圧は、電源線に印加された電圧以
上の大きさになる。この例において、主に問題となるの
は、過度の電流がＩ／Ｏ接続から投入される場合のラッ
チアップである。
【０００８】
【発明が解決しようとする課題】対応するＩ／Ｏ接続に
過電圧状態の印加に対する耐性を備え、電位がバッファ
回路の電源線における電位よりも大きい場合に、Ｉ／Ｏ
接続からの電流投入の程度を最小化しながら「ライブ−
挿入」をサポートすることのできる出力バッファ回路を
提供することが望ましいことは、以下の記述から明らか
である。また、バイポーラ技術ないし負荷ポンピング回
路の使用を必要とせずに、簡単なＮ−ウェルＣＭＯＳ技
術を使用した上記したバッファ回路を提供することが望
ましい。
過電圧状態の印加に対する耐性を備え、電位がバッファ
回路の電源線における電位よりも大きい場合に、Ｉ／Ｏ
接続からの電流投入の程度を最小化しながら「ライブ−
挿入」をサポートすることのできる出力バッファ回路を
提供することが望ましいことは、以下の記述から明らか
である。また、バイポーラ技術ないし負荷ポンピング回
路の使用を必要とせずに、簡単なＮ−ウェルＣＭＯＳ技
術を使用した上記したバッファ回路を提供することが望
ましい。
【０００９】
【課題を解決するための手段】集積回路半導体素子のＩ
／Ｏ接続（たとえば接触パッド）からの投入電流を最小
化するために、Ｉ／Ｏ接続に対する出力バッファの駆動
トランジスタが製作される半導体基板の領域に印加され
たバイアス電圧の規制が、Ｉ／Ｏ接続における電位が基
板バイアス電位を大きく上回ることのないようにするた
めに利用できることが知られた。ＰＭＯＳプルアップ・
トランジスタ回路が出力バッファのプルアップ部分に使
用されるＣＭＯＳ用途においては、このバイアス電圧の
規制により、プルアップ・トランジスタによって形成さ
れた基板接続ダイオードへのドレインが、Ｉ／Ｏ接続か
らの投入電流を導通するような順方向にバイアスされな
いようにする。
／Ｏ接続（たとえば接触パッド）からの投入電流を最小
化するために、Ｉ／Ｏ接続に対する出力バッファの駆動
トランジスタが製作される半導体基板の領域に印加され
たバイアス電圧の規制が、Ｉ／Ｏ接続における電位が基
板バイアス電位を大きく上回ることのないようにするた
めに利用できることが知られた。ＰＭＯＳプルアップ・
トランジスタ回路が出力バッファのプルアップ部分に使
用されるＣＭＯＳ用途においては、このバイアス電圧の
規制により、プルアップ・トランジスタによって形成さ
れた基板接続ダイオードへのドレインが、Ｉ／Ｏ接続か
らの投入電流を導通するような順方向にバイアスされな
いようにする。
【００１０】本発明の一態様によれば、基板上に形成さ
れた少なくとも１つのプルアップ・トランジスタを有す
る駆動回路を備え、入出力接続の過電圧状態に耐える集
積回路出力バッファが提供される。基板は、基準電圧を
ＩＣ内の回路に供給する集積回路の電圧供給レールに接
続され、かつ電圧供給レールとＩ／Ｏ接続間の電位の差
に応じる過電圧保護回路によって入出力接続に接続され
ている。過電圧保護回路は、電位差に基づいて基板にバ
イアス電位を印加して、少なくとも１つのプルアップ・
トランジスタの導電端子において、電位が基板の電位を
大きく上回ることを防ぐようになっている。
れた少なくとも１つのプルアップ・トランジスタを有す
る駆動回路を備え、入出力接続の過電圧状態に耐える集
積回路出力バッファが提供される。基板は、基準電圧を
ＩＣ内の回路に供給する集積回路の電圧供給レールに接
続され、かつ電圧供給レールとＩ／Ｏ接続間の電位の差
に応じる過電圧保護回路によって入出力接続に接続され
ている。過電圧保護回路は、電位差に基づいて基板にバ
イアス電位を印加して、少なくとも１つのプルアップ・
トランジスタの導電端子において、電位が基板の電位を
大きく上回ることを防ぐようになっている。
【００１１】本発明の実施態様において、過電圧保護回
路は、電圧供給レールから入出力接続へ直列に接続され
た第１および第２のバイアス・トランジスタと、直列接
続バイアス・トランジスタの間で基板に接続されたノー
ドとを備え、前記第１トランジスタの制御ノードは入出
力接続電位によって制御され、第２トランジスタの制御
ノードは供給レール電位によって制御される。
路は、電圧供給レールから入出力接続へ直列に接続され
た第１および第２のバイアス・トランジスタと、直列接
続バイアス・トランジスタの間で基板に接続されたノー
ドとを備え、前記第１トランジスタの制御ノードは入出
力接続電位によって制御され、第２トランジスタの制御
ノードは供給レール電位によって制御される。
【００１２】本発明の出力バッファは、少なくとも一つ
のプルアップ・トランジスタが半導体基板のｎ−ウェル
領域に構成されるＰＭＯＳトランジスタを含むＣＭＯＳ
集積回路に特に適用できる。
のプルアップ・トランジスタが半導体基板のｎ−ウェル
領域に構成されるＰＭＯＳトランジスタを含むＣＭＯＳ
集積回路に特に適用できる。
【００１３】過電圧状態を検出して少なくとも１つのプ
ルアップ・トランジスタのゲート・ノードを入出力接続
に接続する回路のように、過電圧の有害な効果に対して
さらに保護をもたらす追加回路が含まれることもある。
これにより、プルアップ・トランジスタの導電端子にお
ける増加電位が、トランジスタをオンにしたり、供給レ
ールへの電流パスを形成することを妨げている。
ルアップ・トランジスタのゲート・ノードを入出力接続
に接続する回路のように、過電圧の有害な効果に対して
さらに保護をもたらす追加回路が含まれることもある。
これにより、プルアップ・トランジスタの導電端子にお
ける増加電位が、トランジスタをオンにしたり、供給レ
ールへの電流パスを形成することを妨げている。
【００１４】本発明の他の態様によれば、半導体基板の
領域に構成され、電圧供給レールから入出力ポートを駆
動するために接続された少なくとも１つの駆動トランジ
スタと、過電圧保護回路とを備えた半導体入出力インタ
ーフェースが提供される。過電圧保護回路は、電圧供給
レールと第１のノード間に接続され、入出力ポートにお
ける電圧によって制御される第１のバイアス・トランジ
スタと、第１のノードと入出力ポート間に接続され、供
給レールの電圧によって制御される第２のバイアス・ト
ランジスタとを含んでいる。第１のノードは、電流供給
レール上の供給レール電圧と入出力ポート電圧間のよう
に、その領域がより大きな電圧にほぼバイアスするよう
に基板の領域に電気的に接続される。
領域に構成され、電圧供給レールから入出力ポートを駆
動するために接続された少なくとも１つの駆動トランジ
スタと、過電圧保護回路とを備えた半導体入出力インタ
ーフェースが提供される。過電圧保護回路は、電圧供給
レールと第１のノード間に接続され、入出力ポートにお
ける電圧によって制御される第１のバイアス・トランジ
スタと、第１のノードと入出力ポート間に接続され、供
給レールの電圧によって制御される第２のバイアス・ト
ランジスタとを含んでいる。第１のノードは、電流供給
レール上の供給レール電圧と入出力ポート電圧間のよう
に、その領域がより大きな電圧にほぼバイアスするよう
に基板の領域に電気的に接続される。
【００１５】本発明の他の態様は、半導体基板領域に構
成された少なくとも１つのプルアップ・トランジスタを
含み、入出力接続を駆動させる出力バッファを備える半
導体集積回路で使用する方法であって、入出力接続への
過電圧が加えられているときに入出力接続から集積回路
に投入された電流を減少させる方法をも提供する。この
方法は、集積回路の供給レール電圧と入出力接続におけ
る電圧との間の電位差に基づいて前記領域にバイアス電
位を印加するようにされている。
成された少なくとも１つのプルアップ・トランジスタを
含み、入出力接続を駆動させる出力バッファを備える半
導体集積回路で使用する方法であって、入出力接続への
過電圧が加えられているときに入出力接続から集積回路
に投入された電流を減少させる方法をも提供する。この
方法は、集積回路の供給レール電圧と入出力接続におけ
る電圧との間の電位差に基づいて前記領域にバイアス電
位を印加するようにされている。
【００１６】この領域に印加されたバイアス電位は、供
給レール電圧と入出力接続電圧間のようにより大きな電
位にほぼ等しい電位であることが好ましい。
給レール電圧と入出力接続電圧間のようにより大きな電
位にほぼ等しい電位であることが好ましい。
【００１７】少なくとも１つのプルアップ・トランジス
タが、基板のｎ−ウェル領域に構成されたＰＭＯＳトラ
ンジスタであり、それが電圧供給レールと入出力接続に
接続されている場合、この方法はさらに、過電圧状態を
感知するステップと、前記過電圧状態を感知して少なく
とも１つのプルアップ・トランジスタのゲート・ノード
を入出力接続に接続するステップとを有する。
タが、基板のｎ−ウェル領域に構成されたＰＭＯＳトラ
ンジスタであり、それが電圧供給レールと入出力接続に
接続されている場合、この方法はさらに、過電圧状態を
感知するステップと、前記過電圧状態を感知して少なく
とも１つのプルアップ・トランジスタのゲート・ノード
を入出力接続に接続するステップとを有する。
【００１８】本明細書において、過電圧状態とは、入出
力接続が集積回路の通常の動作電位を上回る（たとえ
ば、電圧供給レール上の基準電圧を上回る）状態、およ
び、供給レールが電源に接続中に、Ｉ／Ｏ接続が最初に
集積回路の供給レールよりも大きな電位になる上記の
「ライブ挿入」状態が共に含まれるものとする。現実に
は、３ボルト定格のＣＭＯＳ集積回路に対し、「５ボル
トの耐性」とは、Ｖcc供給レールが３．０ボルトの時に
外部装置がＩ／Ｏ接続に５．５ボルト電位を印加する場
合、３ボルト定格のＩＣが、Ｉ／Ｏ接続からの投入電流
をＩ／Ｏ接続あたり１００マイクロ・アンペア未満に制
限できることである。
力接続が集積回路の通常の動作電位を上回る（たとえ
ば、電圧供給レール上の基準電圧を上回る）状態、およ
び、供給レールが電源に接続中に、Ｉ／Ｏ接続が最初に
集積回路の供給レールよりも大きな電位になる上記の
「ライブ挿入」状態が共に含まれるものとする。現実に
は、３ボルト定格のＣＭＯＳ集積回路に対し、「５ボル
トの耐性」とは、Ｖcc供給レールが３．０ボルトの時に
外部装置がＩ／Ｏ接続に５．５ボルト電位を印加する場
合、３ボルト定格のＩＣが、Ｉ／Ｏ接続からの投入電流
をＩ／Ｏ接続あたり１００マイクロ・アンペア未満に制
限できることである。
【００１９】また、本発明の出力バッファが入出力接続
に接続されるとしばしば記述されているが、これは、出
力バッファを備える集積回路がＩＣから外部的に入出力
接続に印加される信号を受信できることを意味している
わけではない。たとえば、このＩ／Ｏ接続は、本発明の
出力バッファによって駆動される、単に集積回路の出力
として動作する。このような場合、Ｉ／Ｏ接続は、過電
圧電圧がそのＩ／Ｏ接続に印加されることがある、たと
えば（より高い動作電圧を有する）他の電気回路の出力
も接続される外部バスに接続されている。代わりに、本
発明の出力バッファが接続されたＩ／Ｏ接続はＩＣの入
力バッファ回路に接続されるてもよい。この場合Ｉ／Ｏ
接続は、出力バッファによりＩ／Ｏを駆動し、また入力
バッファによって受信されるように外部電気回路からの
信号によって駆動されるＩ／Ｏ接続を有するように適合
されている。
に接続されるとしばしば記述されているが、これは、出
力バッファを備える集積回路がＩＣから外部的に入出力
接続に印加される信号を受信できることを意味している
わけではない。たとえば、このＩ／Ｏ接続は、本発明の
出力バッファによって駆動される、単に集積回路の出力
として動作する。このような場合、Ｉ／Ｏ接続は、過電
圧電圧がそのＩ／Ｏ接続に印加されることがある、たと
えば（より高い動作電圧を有する）他の電気回路の出力
も接続される外部バスに接続されている。代わりに、本
発明の出力バッファが接続されたＩ／Ｏ接続はＩＣの入
力バッファ回路に接続されるてもよい。この場合Ｉ／Ｏ
接続は、出力バッファによりＩ／Ｏを駆動し、また入力
バッファによって受信されるように外部電気回路からの
信号によって駆動されるＩ／Ｏ接続を有するように適合
されている。
【００２０】さらに、トランジスタの「導電端子」とは
ソース／ドレイン端子またはコレクタ／エミッタ端子を
示し、これに対してゲートやベース端子またはノードは
「制御ノード」または「制御端子」と呼ばれる。特に、
ＭＯＳ型集積回路トランジスタにおいては、製作された
素子は多くの場合対称であるため、ソースとドレインの
用語は、それに印加される相対電位により共用して使用
できる場合もある。
ソース／ドレイン端子またはコレクタ／エミッタ端子を
示し、これに対してゲートやベース端子またはノードは
「制御ノード」または「制御端子」と呼ばれる。特に、
ＭＯＳ型集積回路トランジスタにおいては、製作された
素子は多くの場合対称であるため、ソースとドレインの
用語は、それに印加される相対電位により共用して使用
できる場合もある。
【００２１】本発明の目的、特徴および利点は、以下の
詳細な説明を読むことにより、当業者には明らかになろ
う。
詳細な説明を読むことにより、当業者には明らかになろ
う。
【００２２】
【発明の実施の形態】本発明は、以下に、その好ましい
実施形態を参照しながら詳細に述べられる。以下の説明
において、本発明の深い理解をもたらすために、電圧お
よび特定のトランジスタ構成などの例のように、多くの
具体的な詳細が示される。しかし、当業者には、本発明
を実施するために、このような具体的な詳細は必ずしも
必要ではないことは明らかであろう。他の例において
は、周知の構造や本発明の核心には関連しない回路が、
本発明を必要以上に不明瞭にしないために、省略または
簡略化されている。
実施形態を参照しながら詳細に述べられる。以下の説明
において、本発明の深い理解をもたらすために、電圧お
よび特定のトランジスタ構成などの例のように、多くの
具体的な詳細が示される。しかし、当業者には、本発明
を実施するために、このような具体的な詳細は必ずしも
必要ではないことは明らかであろう。他の例において
は、周知の構造や本発明の核心には関連しない回路が、
本発明を必要以上に不明瞭にしないために、省略または
簡略化されている。
【００２３】まず図７を参照すると、プルアップ駆動回
路のバイアス回路に関連する本発明の一態様を示す回路
３０のブロック図が示されている。回路３０は、集積回
路の出力制御線１５から接触パッドのような入出力接続
８に信号を送る出力ドライバのプルアップ部分を示して
いる。回路３０は、ｎ−ウェルＣＭＯＳ技術を使用して
製作された。上記のように、ＣＭＯＳ出力バッファのプ
ルアップ部分は、ＰＭＯＳ駆動トランジスタを使用して
回路３０の駆動（プルアップ）回路３２を形成するのが
望ましい。トランジスタは出力制御線１５の制御のもと
で、出力線１１が選択的に供給線１０に接続できるよう
になっている。供給線１０（電圧供給レールと呼ばれる
こともある）は、基準電圧（Ｖcc）をＩＣの回路に供給
するものであることを理解されたい。
路のバイアス回路に関連する本発明の一態様を示す回路
３０のブロック図が示されている。回路３０は、集積回
路の出力制御線１５から接触パッドのような入出力接続
８に信号を送る出力ドライバのプルアップ部分を示して
いる。回路３０は、ｎ−ウェルＣＭＯＳ技術を使用して
製作された。上記のように、ＣＭＯＳ出力バッファのプ
ルアップ部分は、ＰＭＯＳ駆動トランジスタを使用して
回路３０の駆動（プルアップ）回路３２を形成するのが
望ましい。トランジスタは出力制御線１５の制御のもと
で、出力線１１が選択的に供給線１０に接続できるよう
になっている。供給線１０（電圧供給レールと呼ばれる
こともある）は、基準電圧（Ｖcc）をＩＣの回路に供給
するものであることを理解されたい。
【００２４】駆動回路３２を形成するＰＭＯＳトランジ
スタは、Ｐ基板または層内のｎ−ウェル３６に構成さ
れ、ｎ−ウェル３６は、従来のように供給線１０と等し
い電位に維持されて、ＰＭＯＳ駆動トランジスタの適切
な切換えを可能にしている。しかし、過電圧が、Ｉ／Ｏ
接続８に接続された外部装置によって出力線１１上に加
えられる場合、結果として望ましくない大きな漏洩電流
が駆動トランジスタを経てそのｎ−ウェル領域への接続
により供給線１０に流れてしまう可能性がある。したが
って、供給線１０および出力線１１に接続され、ｎ−ウ
ェル領域３６への接続３８を有するバイアス回路３４領
域が設けられる。バイアス回路３４は、出力線１１上の
電位が領域３６の電位を大きく上回ることのないように
している。これは、いずれが高い電位を有する線である
かに基づき、供給線１０と出力線１１のうちの１つに、
領域３６を、領域接続３８を通じて選択的に接続するこ
とによって行われる。このため、ｎ−ウェル３６内で製
作された任意のＰＭＯＳトランジスタのｎ−ウェル・ダ
イオードへのドレイン／ソースが、供給線１０に対する
出力線１１の電圧に関わりなく、順方向バイアスされる
ことはない。
スタは、Ｐ基板または層内のｎ−ウェル３６に構成さ
れ、ｎ−ウェル３６は、従来のように供給線１０と等し
い電位に維持されて、ＰＭＯＳ駆動トランジスタの適切
な切換えを可能にしている。しかし、過電圧が、Ｉ／Ｏ
接続８に接続された外部装置によって出力線１１上に加
えられる場合、結果として望ましくない大きな漏洩電流
が駆動トランジスタを経てそのｎ−ウェル領域への接続
により供給線１０に流れてしまう可能性がある。したが
って、供給線１０および出力線１１に接続され、ｎ−ウ
ェル領域３６への接続３８を有するバイアス回路３４領
域が設けられる。バイアス回路３４は、出力線１１上の
電位が領域３６の電位を大きく上回ることのないように
している。これは、いずれが高い電位を有する線である
かに基づき、供給線１０と出力線１１のうちの１つに、
領域３６を、領域接続３８を通じて選択的に接続するこ
とによって行われる。このため、ｎ−ウェル３６内で製
作された任意のＰＭＯＳトランジスタのｎ−ウェル・ダ
イオードへのドレイン／ソースが、供給線１０に対する
出力線１１の電圧に関わりなく、順方向バイアスされる
ことはない。
【００２５】図３は、本発明の実施形態にしたがって構
成された出力バッファ・プルアップ回路５０のブロック
図である。信号は、プルアップ回路５０のノードＡの出
力バッファを含む集積回路上の他の回路から受信され、
たとえばＩＣの入出力パッドを有するＩ／Ｏ接続８に送
られる。Ｉ／Ｏ接続８は、図においてノードＯＵＴと示
された出力線１１を経て、Ｉ／Ｏ駆動回路３２に接続さ
れている。Ｉ／Ｏ駆動回路３２はまた、駆動回路３２の
ＰＭＯＳ駆動トランジスタの基板領域をバイアスするた
めに、図７に関連して先に述べたような方法で、バイア
ス回路３４に接続されて、ノードＯＵＴ上の過電圧状態
中の漏洩電流を防ぐようになっている。バイアス回路３
４によって生成された基板バイアス電圧は、ノードＯＵ
Ｔ上で過電圧にさらされる回路５０の他のコンポーネン
トが使用できるように、ノードＳＵＢ上に出力される。
成された出力バッファ・プルアップ回路５０のブロック
図である。信号は、プルアップ回路５０のノードＡの出
力バッファを含む集積回路上の他の回路から受信され、
たとえばＩＣの入出力パッドを有するＩ／Ｏ接続８に送
られる。Ｉ／Ｏ接続８は、図においてノードＯＵＴと示
された出力線１１を経て、Ｉ／Ｏ駆動回路３２に接続さ
れている。Ｉ／Ｏ駆動回路３２はまた、駆動回路３２の
ＰＭＯＳ駆動トランジスタの基板領域をバイアスするた
めに、図７に関連して先に述べたような方法で、バイア
ス回路３４に接続されて、ノードＯＵＴ上の過電圧状態
中の漏洩電流を防ぐようになっている。バイアス回路３
４によって生成された基板バイアス電圧は、ノードＯＵ
Ｔ上で過電圧にさらされる回路５０の他のコンポーネン
トが使用できるように、ノードＳＵＢ上に出力される。
【００２６】過電圧検出回路４０は、ノードＯＵＴの電
圧を受け取り、過電圧状態を示す出力ＳＥＮＳを生成す
るように接続されている。入力阻止回路４６は、過電圧
検出回路から出力ＳＥＮＳおよび出力バッファ・プルア
ップ回路５０へのノードＡからの入力の信号を受信す
る。入力阻止回路４６は、ブートストラップ回路４２と
電圧保持回路４５の両方に送られる出力をノードＡ１に
生成する。出力阻止回路はまた、ドライバ切換え回路４
４に接続されたノードＡ３の出力も生成する。ブートス
トラップ回路４２は、ノードＡ４の信号をドライバ切換
え回路４４に送るように配置されている。前記のよう
に、ドライバ切換え回路は、入力阻止回路４６とブート
ストラップ回路４２からの信号および出力ノードＯＵＴ
上に生成された信号を受信する。信号は、Ｉ／Ｏ駆動回
路３２の制御に使用されるノードＡ２へドライバ切換え
回路から出力される。また、ノードＡ１への上記接続か
ら受信された信号とノードＯＵＴの電圧にしたがいノー
ドＡ２に出力するように接続されているのは電圧保持回
路４５である。
圧を受け取り、過電圧状態を示す出力ＳＥＮＳを生成す
るように接続されている。入力阻止回路４６は、過電圧
検出回路から出力ＳＥＮＳおよび出力バッファ・プルア
ップ回路５０へのノードＡからの入力の信号を受信す
る。入力阻止回路４６は、ブートストラップ回路４２と
電圧保持回路４５の両方に送られる出力をノードＡ１に
生成する。出力阻止回路はまた、ドライバ切換え回路４
４に接続されたノードＡ３の出力も生成する。ブートス
トラップ回路４２は、ノードＡ４の信号をドライバ切換
え回路４４に送るように配置されている。前記のよう
に、ドライバ切換え回路は、入力阻止回路４６とブート
ストラップ回路４２からの信号および出力ノードＯＵＴ
上に生成された信号を受信する。信号は、Ｉ／Ｏ駆動回
路３２の制御に使用されるノードＡ２へドライバ切換え
回路から出力される。また、ノードＡ１への上記接続か
ら受信された信号とノードＯＵＴの電圧にしたがいノー
ドＡ２に出力するように接続されているのは電圧保持回
路４５である。
【００２７】図３に示された回路５０の基本的動作は以
下の通りである。Ｉ／Ｏ駆動回路３２は、ノードＡ２上
の信号レベルに応じて、ノードＯＵＴを論理１電圧レベ
ルまたはトライステート（すなわちｏｆｆ）状態に駆動
するように構成されている。Ｉ／Ｏ駆動回路の出力が論
理１である場合、Ｉ／Ｏ駆動回路３２は、Ｉ／Ｏ接続８
に接続された装置を駆動するために、出力バッファ回路
のプルアップ部分として動作する。Ｉ／Ｏ駆動回路が、
トライステート状態にある場合は、出力バッファのプル
ダウン部分（図３には図示されず）がＩ／Ｏ接続８を駆
動する、すなわちたとえば、Ｉ／Ｏ接続８がバッファ５
０を含むＩＣ上の他の回路への入力のために使用され
る。バイアス回路３４は、図７に関連して述べられたよ
うに構成されＩ／Ｏ駆動回路に接続されており、Ｉ／Ｏ
駆動回路３２のｎ−ウェル基板を、出力ノードＯＵＴと
供給先（Ｖcc）の電位の高い方にバイアスするように配
置されている。
下の通りである。Ｉ／Ｏ駆動回路３２は、ノードＡ２上
の信号レベルに応じて、ノードＯＵＴを論理１電圧レベ
ルまたはトライステート（すなわちｏｆｆ）状態に駆動
するように構成されている。Ｉ／Ｏ駆動回路の出力が論
理１である場合、Ｉ／Ｏ駆動回路３２は、Ｉ／Ｏ接続８
に接続された装置を駆動するために、出力バッファ回路
のプルアップ部分として動作する。Ｉ／Ｏ駆動回路が、
トライステート状態にある場合は、出力バッファのプル
ダウン部分（図３には図示されず）がＩ／Ｏ接続８を駆
動する、すなわちたとえば、Ｉ／Ｏ接続８がバッファ５
０を含むＩＣ上の他の回路への入力のために使用され
る。バイアス回路３４は、図７に関連して述べられたよ
うに構成されＩ／Ｏ駆動回路に接続されており、Ｉ／Ｏ
駆動回路３２のｎ−ウェル基板を、出力ノードＯＵＴと
供給先（Ｖcc）の電位の高い方にバイアスするように配
置されている。
【００２８】通常の動作中、バッファ回路５０への入力
は、入力阻止回路４６によってノードＡ上で受け取られ
る。ノードＡの入力が論理０電圧レベルである場合、ド
ライバ切換え回路４４は、Ｉ／Ｏ駆動回路３２をオンに
切り替えるように、ノードＡ３によって駆動される。ノ
ードＡが論理１レベルになる場合、ドライバ切換え回路
４４は、最初に、ノードＡ４上のブートストラップ回路
から起動されて、ノードＡ２によりＩ／Ｏ駆動回路をオ
フに切り替えるようになっている。その後、ノードＡ２
の電圧は、電圧保持回路４５によってＩ／Ｏ駆動回路３
２をオンに保つレベルに保持される。
は、入力阻止回路４６によってノードＡ上で受け取られ
る。ノードＡの入力が論理０電圧レベルである場合、ド
ライバ切換え回路４４は、Ｉ／Ｏ駆動回路３２をオンに
切り替えるように、ノードＡ３によって駆動される。ノ
ードＡが論理１レベルになる場合、ドライバ切換え回路
４４は、最初に、ノードＡ４上のブートストラップ回路
から起動されて、ノードＡ２によりＩ／Ｏ駆動回路をオ
フに切り替えるようになっている。その後、ノードＡ２
の電圧は、電圧保持回路４５によってＩ／Ｏ駆動回路３
２をオンに保つレベルに保持される。
【００２９】Ｉ／Ｏ接続８における過電圧状態の場合、
過電圧検出回路４０は、ノードＳＥＮＳ上に出力を生成
し、このために入力阻止回路４６が残りのバッファ回路
５０からの入力ノードＡ上の信号を阻止する。Ｉ／Ｏ駆
動回路３２は、バイアス回路３４によりノードＯＵＴ上
の電圧にバイアスされる。さらに、入力阻止回路４６か
らの出力によるノードＡ３とＡ４上の信号レベルのため
に、ドライバ切換え回路は供給先（ＶccとＶss）から分
離される。代わりにドライバ切換え回路４４は、Ｉ／Ｏ
駆動回路３２を制御するノードＡ２をノードＯＵＴの電
圧に駆動して、Ｉ／Ｏ駆動回路がオンに切り替えられな
いようにしている。さらに、電圧保持回路４５は、過電
圧状態からの復帰（たとえば過電圧状態から通常状態へ
の移行）中、回路がトライステート状態にある時に、ノ
ードＡ２への容量結合が、Ｉ／Ｏ駆動回路を誤ってオン
に切り替えてしまうことがないように構成されている。
出力バッファ・プルアップ回路５０は、図４を参照して
以下に詳細に述べられる。
過電圧検出回路４０は、ノードＳＥＮＳ上に出力を生成
し、このために入力阻止回路４６が残りのバッファ回路
５０からの入力ノードＡ上の信号を阻止する。Ｉ／Ｏ駆
動回路３２は、バイアス回路３４によりノードＯＵＴ上
の電圧にバイアスされる。さらに、入力阻止回路４６か
らの出力によるノードＡ３とＡ４上の信号レベルのため
に、ドライバ切換え回路は供給先（ＶccとＶss）から分
離される。代わりにドライバ切換え回路４４は、Ｉ／Ｏ
駆動回路３２を制御するノードＡ２をノードＯＵＴの電
圧に駆動して、Ｉ／Ｏ駆動回路がオンに切り替えられな
いようにしている。さらに、電圧保持回路４５は、過電
圧状態からの復帰（たとえば過電圧状態から通常状態へ
の移行）中、回路がトライステート状態にある時に、ノ
ードＡ２への容量結合が、Ｉ／Ｏ駆動回路を誤ってオン
に切り替えてしまうことがないように構成されている。
出力バッファ・プルアップ回路５０は、図４を参照して
以下に詳細に述べられる。
【００３０】図４に、本発明の実施形態による特徴を組
込み、上述の図３のブロック図に対応した出力バッファ
・プルアップ回路５０の概略回路図が示されている。回
路５０は、入力ノードＡで出力制御信号を受信し、ノー
ドＡで受信した信号に基づいて入出力接続８の電圧を制
御するように接続されている。回路５０は、上記のよう
に、一般に出力阻止回路４６、ブートストラップ回路４
２、Ｉ／Ｏ駆動回路３２、バイアス回路３４、過電圧検
出回路４０、電圧保持回路４５、およびドライバ切換え
回路４４を含む、複数の相互接続された回路部分を備え
ている。これらの各回路部分の動作は、以下に詳細に述
べられる。
込み、上述の図３のブロック図に対応した出力バッファ
・プルアップ回路５０の概略回路図が示されている。回
路５０は、入力ノードＡで出力制御信号を受信し、ノー
ドＡで受信した信号に基づいて入出力接続８の電圧を制
御するように接続されている。回路５０は、上記のよう
に、一般に出力阻止回路４６、ブートストラップ回路４
２、Ｉ／Ｏ駆動回路３２、バイアス回路３４、過電圧検
出回路４０、電圧保持回路４５、およびドライバ切換え
回路４４を含む、複数の相互接続された回路部分を備え
ている。これらの各回路部分の動作は、以下に詳細に述
べられる。
【００３１】図４に示された駆動回路３２およびバイア
ス回路３４は、図３および図７に示された駆動回路およ
びバイアス回路ブロックに対応している。駆動回路３２
は、供給先１０と出力先１１（ノードＯＵＴ）に接続さ
れた導電端子（ソース／ドレイン）をそれぞれ有するＰ
ＭＯＳトランジスタＭＰ１を含んでいる。トランジスタ
ＭＰ１のゲート電圧は、そこへの直接的な電気接続によ
ってノードＡ２から制御される。駆動トランジスタＭＰ
１はまた、図４においてＳＵＢと示されたノードからバ
イアス電圧を受け取るように接続されたｎ−ウェル（図
示せず）内に製作される。駆動回路を単一の駆動トラン
ジスタに限定する必要はないことを、当業者は理解され
るであろう。より大きな電流源／吸収源が必要な場合
は、追加駆動トランジスタをトランジスタＭＰ１と並列
に接続することができる。
ス回路３４は、図３および図７に示された駆動回路およ
びバイアス回路ブロックに対応している。駆動回路３２
は、供給先１０と出力先１１（ノードＯＵＴ）に接続さ
れた導電端子（ソース／ドレイン）をそれぞれ有するＰ
ＭＯＳトランジスタＭＰ１を含んでいる。トランジスタ
ＭＰ１のゲート電圧は、そこへの直接的な電気接続によ
ってノードＡ２から制御される。駆動トランジスタＭＰ
１はまた、図４においてＳＵＢと示されたノードからバ
イアス電圧を受け取るように接続されたｎ−ウェル（図
示せず）内に製作される。駆動回路を単一の駆動トラン
ジスタに限定する必要はないことを、当業者は理解され
るであろう。より大きな電流源／吸収源が必要な場合
は、追加駆動トランジスタをトランジスタＭＰ１と並列
に接続することができる。
【００３２】たとえば、供給先１０と出力先１１に接続
されたそれぞれの導電端子を有し、ノードＳＵＢへの基
板領域接続を有する他の駆動トランジスタを用意するこ
とも可能である。バッファ回路の雑音およびエッジ・レ
ート制御に備えるために、追加駆動トランジスタのゲー
トは、抵抗素子によりノードＡ２に結合することができ
る。図４に示された直接接続に代わり、ノードＡ２およ
びそのトランジスタＭＰ３１、ＭＰ４、ＭＮ１０の導電
端子への接続との間に結合された抵抗素子によって、さ
らに騒音制御がもたらされる。
されたそれぞれの導電端子を有し、ノードＳＵＢへの基
板領域接続を有する他の駆動トランジスタを用意するこ
とも可能である。バッファ回路の雑音およびエッジ・レ
ート制御に備えるために、追加駆動トランジスタのゲー
トは、抵抗素子によりノードＡ２に結合することができ
る。図４に示された直接接続に代わり、ノードＡ２およ
びそのトランジスタＭＰ３１、ＭＰ４、ＭＮ１０の導電
端子への接続との間に結合された抵抗素子によって、さ
らに騒音制御がもたらされる。
【００３３】バイアス回路３４は、駆動トランジスタＭ
Ｐ１と同じｎ−ウェル領域で製作される２つのＰＭＯＳ
トランジスタＭＰ６、ＭＰ７を含んでいる。バイアス・
トランジスタＭＰ６、ＭＰ７は、供給先１０と出力先１
１の間に直列に接続されており、トランジスタＭＰ６は
供給先１０と共通ノードＡ８とに接続された導電端子を
有し、またトランジスタＭＰ７は共通ノードＡ８と出力
ノードＯＵＴとに接続された導電端子を有している。共
通ノードＡ８はまた、駆動トランジスタＭＰ１を含むｎ
−ウェル領域に接続されて、バイアス電圧をノードＳＵ
Ｂに供給するようになっている。共通ノードＡ８のｎ−
ウェル領域への接続は、分割コンタクトまたは合流コン
タクトのような当技術分野で周知の通常の形態で行なわ
れる。バイアス・トランジスタＭＰ６のゲート端子は出
力ノードＯＵＴへ接続され、ＭＰ７のゲートは供給先１
０に結合されている。この構成により、上記のバイアス
回路機能を果たすことができる。特に、供給線１０が通
常の供給電圧（たとえばＶccが約３．０ボルト）であ
り、Ｉ／Ｏ接続８の電位が通常の動作範囲（たとえば０
から３ボルト）内である場合の通常の動作中は、トラン
ジスタＭＰ７はオフになり、トランジスタＭＰ６はオン
になってノードＡ８およびｎ−ウェル領域接続ＳＵＢを
供給線１０に接続する。逆に、出力線１１（ＯＵＴ）の
電位が供給線１０の電位よりも高い過電圧状態が起こっ
た場合、トランジスタＭＰ６はオフになってｎ−ウェル
接続ＳＵＢを供給線１０から分離し、トランジスタＭＰ
７はオンになって共通ノードＡ８とｎ−ウェル領域を出
力線１１に結合させる。このようにしてバイアス回路３
４は、その接続ＳＵＢを通じて、ｎ−ウェルの電位を少
なくとも、供給線１０と出力線１１の高い方の電位とほ
ぼ等しくなるようにしている。
Ｐ１と同じｎ−ウェル領域で製作される２つのＰＭＯＳ
トランジスタＭＰ６、ＭＰ７を含んでいる。バイアス・
トランジスタＭＰ６、ＭＰ７は、供給先１０と出力先１
１の間に直列に接続されており、トランジスタＭＰ６は
供給先１０と共通ノードＡ８とに接続された導電端子を
有し、またトランジスタＭＰ７は共通ノードＡ８と出力
ノードＯＵＴとに接続された導電端子を有している。共
通ノードＡ８はまた、駆動トランジスタＭＰ１を含むｎ
−ウェル領域に接続されて、バイアス電圧をノードＳＵ
Ｂに供給するようになっている。共通ノードＡ８のｎ−
ウェル領域への接続は、分割コンタクトまたは合流コン
タクトのような当技術分野で周知の通常の形態で行なわ
れる。バイアス・トランジスタＭＰ６のゲート端子は出
力ノードＯＵＴへ接続され、ＭＰ７のゲートは供給先１
０に結合されている。この構成により、上記のバイアス
回路機能を果たすことができる。特に、供給線１０が通
常の供給電圧（たとえばＶccが約３．０ボルト）であ
り、Ｉ／Ｏ接続８の電位が通常の動作範囲（たとえば０
から３ボルト）内である場合の通常の動作中は、トラン
ジスタＭＰ７はオフになり、トランジスタＭＰ６はオン
になってノードＡ８およびｎ−ウェル領域接続ＳＵＢを
供給線１０に接続する。逆に、出力線１１（ＯＵＴ）の
電位が供給線１０の電位よりも高い過電圧状態が起こっ
た場合、トランジスタＭＰ６はオフになってｎ−ウェル
接続ＳＵＢを供給線１０から分離し、トランジスタＭＰ
７はオンになって共通ノードＡ８とｎ−ウェル領域を出
力線１１に結合させる。このようにしてバイアス回路３
４は、その接続ＳＵＢを通じて、ｎ−ウェルの電位を少
なくとも、供給線１０と出力線１１の高い方の電位とほ
ぼ等しくなるようにしている。
【００３４】過電圧検出回路４０は、入力阻止回路４６
の反転バッファＩ１とＩ２に結合された、ＰＭＯＳトラ
ンジスタＭＰ９と、ＮＭＯＳトランジスタＭＮ８とを含
んでいる。この回路は、過電圧状態が起こった時感知
し、それに応じて信号を出力するために設けられ、入力
阻止回路４６により出力バッファ・プルアップ回路の様
々な他の部分を制御できるようにしている。ＰＭＯＳト
ランジスタＭＰ９は、出力ノードＯＵＴをノードＳＥＮ
Ｓに接続し、Ｖccに接続されたゲート端子を有してい
る。トランジスタＭＰ９はまた、出力線１１に結合され
て過電圧状態の影響下にあるので、このトランジスタも
また駆動トランジスタＭＰ１、ＭＰ２およびバイアス・
トランジスタＭＰ６、ＭＰ７のように同じｎ−ウェル領
域で製作することができ、もしくは駆動トランジスタＭ
Ｐ１を含むｎ−ウェル３６のように、基準電圧ノードＳ
ＵＢへの接続によって、等しい電位にバイアスされたｎ
−ウェル領域で製作することができる。過電圧感知回路
のＮＭＯＳトランジスタＭＮ８は、ノードＳＥＮＳとＶ
ssの間を接続し、Ｖcc電位によって制御されるゲート端
子を有している。したがって、出力線１１上の電位がＶ
cc以上（過電圧状態）である場合、トランジスタＭＰ９
はオンになり、ノードＳＥＮＳを出力線１１の電圧にま
で引き上げる。トランジスタＭＮ８は、非常に弱い素子
として構成され（すなわちＷ／Ｌ比率の小さい、長く細
いＭＮＯＳチャネル）、ＭＰ９がノードＳＥＮＳを論理
高電位に駆動できるようになっている。Ｗ／Ｌ比率の定
義については、Ｐｒｉｎｃｉｐｌｅｓ ｏｆ ＣＭＯＳ
ＶＬＳＩ Ｄｅｓｉｇｎ，Ｎ．Ｗｅｓｔ ａｎｄ
Ｋ．Ｅｓａｈｒａｇｈｉａｎ，Ａｄｄｉｓｏｎ−Ｗｅｓ
ｌｅｙＰｕｂｌｉｓｈｉｎｇ，１９８５の４０ページお
よび１５１ページを参照されたい。
の反転バッファＩ１とＩ２に結合された、ＰＭＯＳトラ
ンジスタＭＰ９と、ＮＭＯＳトランジスタＭＮ８とを含
んでいる。この回路は、過電圧状態が起こった時感知
し、それに応じて信号を出力するために設けられ、入力
阻止回路４６により出力バッファ・プルアップ回路の様
々な他の部分を制御できるようにしている。ＰＭＯＳト
ランジスタＭＰ９は、出力ノードＯＵＴをノードＳＥＮ
Ｓに接続し、Ｖccに接続されたゲート端子を有してい
る。トランジスタＭＰ９はまた、出力線１１に結合され
て過電圧状態の影響下にあるので、このトランジスタも
また駆動トランジスタＭＰ１、ＭＰ２およびバイアス・
トランジスタＭＰ６、ＭＰ７のように同じｎ−ウェル領
域で製作することができ、もしくは駆動トランジスタＭ
Ｐ１を含むｎ−ウェル３６のように、基準電圧ノードＳ
ＵＢへの接続によって、等しい電位にバイアスされたｎ
−ウェル領域で製作することができる。過電圧感知回路
のＮＭＯＳトランジスタＭＮ８は、ノードＳＥＮＳとＶ
ssの間を接続し、Ｖcc電位によって制御されるゲート端
子を有している。したがって、出力線１１上の電位がＶ
cc以上（過電圧状態）である場合、トランジスタＭＰ９
はオンになり、ノードＳＥＮＳを出力線１１の電圧にま
で引き上げる。トランジスタＭＮ８は、非常に弱い素子
として構成され（すなわちＷ／Ｌ比率の小さい、長く細
いＭＮＯＳチャネル）、ＭＰ９がノードＳＥＮＳを論理
高電位に駆動できるようになっている。Ｗ／Ｌ比率の定
義については、Ｐｒｉｎｃｉｐｌｅｓ ｏｆ ＣＭＯＳ
ＶＬＳＩ Ｄｅｓｉｇｎ，Ｎ．Ｗｅｓｔ ａｎｄ
Ｋ．Ｅｓａｈｒａｇｈｉａｎ，Ａｄｄｉｓｏｎ−Ｗｅｓ
ｌｅｙＰｕｂｌｉｓｈｉｎｇ，１９８５の４０ページお
よび１５１ページを参照されたい。
【００３５】出力阻止回路４６は、ノードＡからの入力
を有するＣＭＯＳ伝送ゲートＸ１、およびノードＡ７に
結合された出力を含んでいる。伝送ゲートＸ１の制御端
子は、反転バッファＩ１とＩ２により、過電圧状態が起
こった場合に伝送ゲートＸ１がノードＡからノードＡ７
へ通過する信号を妨げるように、過電圧検出回路４０か
ら制御されている。さらに、ＮＭＯＳトランジスタＭＮ
２２は、ノードＡ７からＶssに結合され、過電圧状態の
間、過電圧回路４０によってＩ１とＩ２を通ってノード
Ａ７をＶss（たとえばアース）まで引き上げるように制
御される。ノードＡ７の論理レベルは、反転バッファｌ
３によって反転され、ブートストラップ回路４２と電圧
保持回路４５の両方を制御するノードＡ１に出力され
る。
を有するＣＭＯＳ伝送ゲートＸ１、およびノードＡ７に
結合された出力を含んでいる。伝送ゲートＸ１の制御端
子は、反転バッファＩ１とＩ２により、過電圧状態が起
こった場合に伝送ゲートＸ１がノードＡからノードＡ７
へ通過する信号を妨げるように、過電圧検出回路４０か
ら制御されている。さらに、ＮＭＯＳトランジスタＭＮ
２２は、ノードＡ７からＶssに結合され、過電圧状態の
間、過電圧回路４０によってＩ１とＩ２を通ってノード
Ａ７をＶss（たとえばアース）まで引き上げるように制
御される。ノードＡ７の論理レベルは、反転バッファｌ
３によって反転され、ブートストラップ回路４２と電圧
保持回路４５の両方を制御するノードＡ１に出力され
る。
【００３６】ドライバ切換え回路４４の部分を形成する
ＮＭＯＳ切換えトランジスタＭＮ３は、ノードＡ２（駆
動トランジスタＭＰ１のゲート・ノード）を供給線１０
に接続する。このトランジスタはブートストラップ回路
４２の出力ノードＡ４から制御される。ブートストラッ
プ回路４２は、２つのＮＭＯＳトランジスタＭＮ１４と
ＭＮ１７の間に直列に結合された充電される容量素子Ｃ
１を含んでいる。トランジスタＭＮ１７は、容量素子Ｃ
１の一端で供給線１０をノードＡ５に接続し、トランジ
スタＭＮ１４は、容量素子Ｃ１のもう一方の端でノード
Ａ６をＶssに接続している。ＮＭＯＳトランジスタＭＮ
１４とＭＮ１７の両方のゲートは、ノードＡ１から制御
される。ノードＡ５は、ＰＭＯＳトランジスタＭＰ１６
により切換えトランジスタＭＮ３のゲートでノードＡ４
に結合されており、そのゲートはノードＡ１の電位によ
って制御される。さらに、ノードＡ６は、ノードＡ１か
ら制御される他のＰＭＯＳトランジスタＭＰ１９により
供給線１０に結合されている。ノードＡ１から制御され
るＮＭＯＳプルダウン・トランジスタＭＮ１５は、ノー
ドＡ４を、たとえばアースであるＶssに結合している。
ＮＭＯＳ切換えトランジスタＭＮ３は、ノードＡ２（駆
動トランジスタＭＰ１のゲート・ノード）を供給線１０
に接続する。このトランジスタはブートストラップ回路
４２の出力ノードＡ４から制御される。ブートストラッ
プ回路４２は、２つのＮＭＯＳトランジスタＭＮ１４と
ＭＮ１７の間に直列に結合された充電される容量素子Ｃ
１を含んでいる。トランジスタＭＮ１７は、容量素子Ｃ
１の一端で供給線１０をノードＡ５に接続し、トランジ
スタＭＮ１４は、容量素子Ｃ１のもう一方の端でノード
Ａ６をＶssに接続している。ＮＭＯＳトランジスタＭＮ
１４とＭＮ１７の両方のゲートは、ノードＡ１から制御
される。ノードＡ５は、ＰＭＯＳトランジスタＭＰ１６
により切換えトランジスタＭＮ３のゲートでノードＡ４
に結合されており、そのゲートはノードＡ１の電位によ
って制御される。さらに、ノードＡ６は、ノードＡ１か
ら制御される他のＰＭＯＳトランジスタＭＰ１９により
供給線１０に結合されている。ノードＡ１から制御され
るＮＭＯＳプルダウン・トランジスタＭＮ１５は、ノー
ドＡ４を、たとえばアースであるＶssに結合している。
【００３７】ドライバ切換え回路４４はまた、ノードＡ
２とＶssの間を結合するＮＭＯＳトランジスタＮＭ１０
を含み、入力阻止回路４６からのノードＡ３によって制
御されている。ノードＡ３上の信号は、ノードＡ７上の
論理レベルと反転バッファＩ２（ＳＥＮＳ１）の出力に
応じて、入力阻止回路のＮＯＲゲートＮＯＲ１を経て生
成される。ドライバ切換え回路４４の他の構成要素は、
ノードＯＵＴをＡ２に接続し、供給線１０（Ｖcc）から
制御されるＰＭＯＳトランジスタＭＰ５である。ＭＰ５
の基板領域は、バイアス回路ノードＳＵＢに接続されて
いる。
２とＶssの間を結合するＮＭＯＳトランジスタＮＭ１０
を含み、入力阻止回路４６からのノードＡ３によって制
御されている。ノードＡ３上の信号は、ノードＡ７上の
論理レベルと反転バッファＩ２（ＳＥＮＳ１）の出力に
応じて、入力阻止回路のＮＯＲゲートＮＯＲ１を経て生
成される。ドライバ切換え回路４４の他の構成要素は、
ノードＯＵＴをＡ２に接続し、供給線１０（Ｖcc）から
制御されるＰＭＯＳトランジスタＭＰ５である。ＭＰ５
の基板領域は、バイアス回路ノードＳＵＢに接続されて
いる。
【００３８】最後に、電圧保持回路４５は、ノードＡ２
とＶccの間に結合されて、ノードＡ１から制御されるＰ
ＭＯＳ漏れトランジスタ（小さなＷ／Ｌ比率）ＭＰ４を
含んでいる。追加ＰＭＯＳトランジスタＭＰ３０および
ＭＰ３１は、Ａ２とＶccの間に直列に接続されている
が、ＭＰ３０はＶcc側に接続されノードＡ１で制御され
ており、ＭＰ３１はＡ２側に接続され出力ノードＯＵＴ
で制御されている。電圧保持回路ＰＭＯＳトランジスタ
は、ＯＵＴに印加される過電圧の印加の影響を受けやす
いので、ＳＵＢからの基板バイアス電圧も供給されてい
る。
とＶccの間に結合されて、ノードＡ１から制御されるＰ
ＭＯＳ漏れトランジスタ（小さなＷ／Ｌ比率）ＭＰ４を
含んでいる。追加ＰＭＯＳトランジスタＭＰ３０および
ＭＰ３１は、Ａ２とＶccの間に直列に接続されている
が、ＭＰ３０はＶcc側に接続されノードＡ１で制御され
ており、ＭＰ３１はＡ２側に接続され出力ノードＯＵＴ
で制御されている。電圧保持回路ＰＭＯＳトランジスタ
は、ＯＵＴに印加される過電圧の印加の影響を受けやす
いので、ＳＵＢからの基板バイアス電圧も供給されてい
る。
【００３９】駆動トランジスタＭＰ１のゲート・ノード
（Ａ２）は、供給線電圧Ｖccに結合されたゲートを有す
るＰＭＯＳトランジスタＭＰ５により出力線１１に接続
されている。過電圧状態が起こると、出力線１１に接続
されたＭＰ５の導電端子の電圧がそのゲートの電位を上
回るが、このためトランジスタＭＰ５がオンに切り替わ
りノードＡ２と出力線１１を接続する。こうして駆動ト
ランジスタＭＰ１のゲートは、ＭＰ１のＶgsがほとんど
ゼロなので、過電圧状態中に確実にオフに切り替えられ
るようになっている。しかし、切換えトランジスタＭＮ
３はまたノードＡ２に結合されているので、このトラン
ジスタは（駆動トランジスタＭＰ１のロードを駆動する
ため）比較的大型のＮＭＯＳでなければならないので、
過電圧状態中にノードＡ２がＶcc以上の電圧に達する
と、電流は出力線１１からトランジスタＭＮ３を経て供
給線１０に投入されることはない。ブートストラップ回
路４２により、ＮＭＯＳトランジスタＭＮ３がノードＡ
２をＶccまで駆動して、以下に述べるような動作によ
り、通常のハイからローへの遷移中に、駆動トランジス
タＭＰ１をオフにできるようになっている。
（Ａ２）は、供給線電圧Ｖccに結合されたゲートを有す
るＰＭＯＳトランジスタＭＰ５により出力線１１に接続
されている。過電圧状態が起こると、出力線１１に接続
されたＭＰ５の導電端子の電圧がそのゲートの電位を上
回るが、このためトランジスタＭＰ５がオンに切り替わ
りノードＡ２と出力線１１を接続する。こうして駆動ト
ランジスタＭＰ１のゲートは、ＭＰ１のＶgsがほとんど
ゼロなので、過電圧状態中に確実にオフに切り替えられ
るようになっている。しかし、切換えトランジスタＭＮ
３はまたノードＡ２に結合されているので、このトラン
ジスタは（駆動トランジスタＭＰ１のロードを駆動する
ため）比較的大型のＮＭＯＳでなければならないので、
過電圧状態中にノードＡ２がＶcc以上の電圧に達する
と、電流は出力線１１からトランジスタＭＮ３を経て供
給線１０に投入されることはない。ブートストラップ回
路４２により、ＮＭＯＳトランジスタＭＮ３がノードＡ
２をＶccまで駆動して、以下に述べるような動作によ
り、通常のハイからローへの遷移中に、駆動トランジス
タＭＰ１をオフにできるようになっている。
【００４０】通常の動作中（過電圧状態ではない）に、
ＣＭＯＳ伝送ゲートＸ１は、ノードＡからノードＡ７へ
信号を送る。したがって、ノードＡが、ノードＡに結合
されたＩＣ上の回路によってローに駆動される場合、ノ
ードＡ７もまたローになり、ノードＡ１は、反転バッフ
ァＩ３によってハイに駆動される。ノードＡ１がハイな
ので、ＮＭＯＳトランジスタＭＮ１４およびＭＮ１７は
オンであり、これは許容素子Ｃ１をＶccとＶssの間に充
電するように結合する。ハイであるノードＡ１によって
また、ＰＭＯＳトランジスタＭＰ１６とＭＰ１９がオフ
に切り替えられ、ＮＭＯＳトランジスタＮＭ１５はノー
ドＡ４をＶssまで引き上げ、トランジスタＭＮ３を確実
にオフにする。この例において、ノードＡ２は、以下に
述べられるドライバ切り替え回路４４のトランジスタＮ
Ｍ１０で駆動される。
ＣＭＯＳ伝送ゲートＸ１は、ノードＡからノードＡ７へ
信号を送る。したがって、ノードＡが、ノードＡに結合
されたＩＣ上の回路によってローに駆動される場合、ノ
ードＡ７もまたローになり、ノードＡ１は、反転バッフ
ァＩ３によってハイに駆動される。ノードＡ１がハイな
ので、ＮＭＯＳトランジスタＭＮ１４およびＭＮ１７は
オンであり、これは許容素子Ｃ１をＶccとＶssの間に充
電するように結合する。ハイであるノードＡ１によって
また、ＰＭＯＳトランジスタＭＰ１６とＭＰ１９がオフ
に切り替えられ、ＮＭＯＳトランジスタＮＭ１５はノー
ドＡ４をＶssまで引き上げ、トランジスタＭＮ３を確実
にオフにする。この例において、ノードＡ２は、以下に
述べられるドライバ切り替え回路４４のトランジスタＮ
Ｍ１０で駆動される。
【００４１】ノードＡがハイに駆動されると、トランジ
スタＭＮ１４およびＭＮ１７は、ノードＡ１の電位によ
ってオフに切り替えられ、ＰＭＯＳトランジスタＭＰ１
９は、オンに切り替わって、容量素子Ｃ１の低電圧側の
ノードＡ６をＶccにクランプする。ＰＭＯＳトランジス
タＭＰ１６もまたオンに切り替わり、このためノードＡ
４が、容量素子Ｃ１の電荷状態およびトランジスタＭＰ
１９のクランプ動作によって、ほぼ２ボルトを加えたＶ
ccに駆動される。トランジスタＭＮ３のゲート上のノー
ドＡ４の大きな電位により、トランジスタＭＮ３がノー
ドＡ２を電源電圧Ｖccまで駆動でき、たとえトランジス
タＭＮ３がＮＭＯＳ素子であっても、トランジスタＭＰ
１、ＭＰ２を動作する適切な動作を確実にしている。
スタＭＮ１４およびＭＮ１７は、ノードＡ１の電位によ
ってオフに切り替えられ、ＰＭＯＳトランジスタＭＰ１
９は、オンに切り替わって、容量素子Ｃ１の低電圧側の
ノードＡ６をＶccにクランプする。ＰＭＯＳトランジス
タＭＰ１６もまたオンに切り替わり、このためノードＡ
４が、容量素子Ｃ１の電荷状態およびトランジスタＭＰ
１９のクランプ動作によって、ほぼ２ボルトを加えたＶ
ccに駆動される。トランジスタＭＮ３のゲート上のノー
ドＡ４の大きな電位により、トランジスタＭＮ３がノー
ドＡ２を電源電圧Ｖccまで駆動でき、たとえトランジス
タＭＮ３がＮＭＯＳ素子であっても、トランジスタＭＰ
１、ＭＰ２を動作する適切な動作を確実にしている。
【００４２】回路４２のブートストラップ動作がトラン
ジスタＭＮ３をオンにし、駆動トランジスタをオフに切
り替えると、ＭＮ３のゲート電圧を制御するコンデンサ
Ｃ１の電荷が、漏洩電流のために減少する。したがっ
て、電圧保持回路は、ノードＡ１がローに駆動される
時、ＰＭＯＳトランジスタＭＰ４がノードＡ２をＶccに
結合させ、トランジスタＭＮ３がノードＡ４の電荷減少
によりオフに切り替わっても、Ｉ／Ｏ駆動回路（トラン
ジスタＭＰ１）をオフ状態に保つ。しかし、ＭＰ４は、
非常に弱い素子（小さなＷ／Ｌ比率）でしかないので、
過電圧状態が起こりトランジスタＭＰ５がオンに切り替
わると、ＭＰ５とＭＰ４を介して出力線１１からＶccへ
はほんのわずかな漏洩電流しか流れない。トランジスタ
ＭＮ１０の入力のＮＯＲゲートのＮＯＲ１は、ＭＮ１０
をオフにするように動作して、過電圧状態が起ころうと
も、論理ハイ状態がノードＡに印加されようとも、ノー
ドＡ２をフロートにしている。
ジスタＭＮ３をオンにし、駆動トランジスタをオフに切
り替えると、ＭＮ３のゲート電圧を制御するコンデンサ
Ｃ１の電荷が、漏洩電流のために減少する。したがっ
て、電圧保持回路は、ノードＡ１がローに駆動される
時、ＰＭＯＳトランジスタＭＰ４がノードＡ２をＶccに
結合させ、トランジスタＭＮ３がノードＡ４の電荷減少
によりオフに切り替わっても、Ｉ／Ｏ駆動回路（トラン
ジスタＭＰ１）をオフ状態に保つ。しかし、ＭＰ４は、
非常に弱い素子（小さなＷ／Ｌ比率）でしかないので、
過電圧状態が起こりトランジスタＭＰ５がオンに切り替
わると、ＭＰ５とＭＰ４を介して出力線１１からＶccへ
はほんのわずかな漏洩電流しか流れない。トランジスタ
ＭＮ１０の入力のＮＯＲゲートのＮＯＲ１は、ＭＮ１０
をオフにするように動作して、過電圧状態が起ころうと
も、論理ハイ状態がノードＡに印加されようとも、ノー
ドＡ２をフロートにしている。
【００４３】追加電圧保持回路トランジスタＭＰ３０お
よびＭＰ３１は、バッファ回路５０がトライステート
（すなわちオフ）にあり、Ｉ／Ｏ接続８の電圧信号がわ
ずかな時間（たとえば、３から１０ナノセカンド、これ
はＩ／Ｏ接続８に接続された５ボルト装置からの予測信
号エッジ・レートである）に過電圧状態から通常状態
（すなわち＜Ｖcc）に送られる時、Ｉ／Ｏ駆動回路３２
の切り替え誤動作を防ぐために設けられている。Ｉ／Ｏ
接続８および出力ノードＯＵＴからノードＡ２への容量
結合のために、降下電圧は、ＯＵＴの電圧が過電圧から
かなり急速にＶccより低下するとき、ノードＡ２をＶcc
以下に引き下げるように動作する。この状況において、
トランジスタＭＰ４は、Ａ２をＶccに保つ十分な電流容
量を有していないので、ＭＰ４が回復するまでの間、駆
動トランジスタＭＰ１をオンにすることができる。ＭＰ
３０およびＭＰ３１がなければ、この状況は結果とし
て、バッファ回路５０からＩ／Ｏ接続８に結合された装
置に望ましくない電流スパイクを生じさせる。電圧保持
トランジスタＭＰ３０およびＭＰ３１の動作は、ノード
ＯＵＴが＞Ｖccから＜Ｖccのように遷移すると、ノード
Ａ２とＶccとの間に追加電流パスをもたらす。しかし、
ＭＰ３０／ＭＰ３１の構成は、ノードＡ１がこの状況に
おいては電圧ＶccであるのでＩ／Ｏ接続８に印加される
電圧にかかわりなくトランジスタＭＰ３０をオフ状態に
保持するようになっているので、過電圧状態において漏
洩パス（ＭＰ４のような）をもたらすことはない。
よびＭＰ３１は、バッファ回路５０がトライステート
（すなわちオフ）にあり、Ｉ／Ｏ接続８の電圧信号がわ
ずかな時間（たとえば、３から１０ナノセカンド、これ
はＩ／Ｏ接続８に接続された５ボルト装置からの予測信
号エッジ・レートである）に過電圧状態から通常状態
（すなわち＜Ｖcc）に送られる時、Ｉ／Ｏ駆動回路３２
の切り替え誤動作を防ぐために設けられている。Ｉ／Ｏ
接続８および出力ノードＯＵＴからノードＡ２への容量
結合のために、降下電圧は、ＯＵＴの電圧が過電圧から
かなり急速にＶccより低下するとき、ノードＡ２をＶcc
以下に引き下げるように動作する。この状況において、
トランジスタＭＰ４は、Ａ２をＶccに保つ十分な電流容
量を有していないので、ＭＰ４が回復するまでの間、駆
動トランジスタＭＰ１をオンにすることができる。ＭＰ
３０およびＭＰ３１がなければ、この状況は結果とし
て、バッファ回路５０からＩ／Ｏ接続８に結合された装
置に望ましくない電流スパイクを生じさせる。電圧保持
トランジスタＭＰ３０およびＭＰ３１の動作は、ノード
ＯＵＴが＞Ｖccから＜Ｖccのように遷移すると、ノード
Ａ２とＶccとの間に追加電流パスをもたらす。しかし、
ＭＰ３０／ＭＰ３１の構成は、ノードＡ１がこの状況に
おいては電圧ＶccであるのでＩ／Ｏ接続８に印加される
電圧にかかわりなくトランジスタＭＰ３０をオフ状態に
保持するようになっているので、過電圧状態において漏
洩パス（ＭＰ４のような）をもたらすことはない。
【００４４】入出力接続８から過電圧状態にさらされる
出力バッファ・プルアップ回路内の各ＰＭＯＳトランジ
スタのｎ−ウェル基板が、バイアス電圧ＳＵＢを生成す
るバイアス回路３４によって制御されるｎ−ウェル電位
を有することは、図４に示された回路の考察から、当業
者には明らかであろう。この例においては、バイアス回
路自体からのＰＭＯＳトランジスタＭＰ６、ＭＰ７、駆
動トランジスタＭＰ１、およびトランジスタＭＰ４、Ｍ
Ｐ５、ＭＰ９、ＭＰ３０、ＭＰ３１を含んでいる。荷電
圧状態下においては、出力線１１からＶccへの唯一の電
流パスは、弱いＰＭＯＳ素子ＭＰ４およびＭＰ９を通じ
てであることもまた明らかであろう。電流ｎ−ウェルＣ
ＭＯＳ処理技術を使用して、出力線１１からＶccへの漏
洩電流は約１５マイクロアンペアと測定された。摂氏０
度において３．０ボルトのＶcc電圧で、入出力接続に
５．５ボルトの電圧を印加して測定された。
出力バッファ・プルアップ回路内の各ＰＭＯＳトランジ
スタのｎ−ウェル基板が、バイアス電圧ＳＵＢを生成す
るバイアス回路３４によって制御されるｎ−ウェル電位
を有することは、図４に示された回路の考察から、当業
者には明らかであろう。この例においては、バイアス回
路自体からのＰＭＯＳトランジスタＭＰ６、ＭＰ７、駆
動トランジスタＭＰ１、およびトランジスタＭＰ４、Ｍ
Ｐ５、ＭＰ９、ＭＰ３０、ＭＰ３１を含んでいる。荷電
圧状態下においては、出力線１１からＶccへの唯一の電
流パスは、弱いＰＭＯＳ素子ＭＰ４およびＭＰ９を通じ
てであることもまた明らかであろう。電流ｎ−ウェルＣ
ＭＯＳ処理技術を使用して、出力線１１からＶccへの漏
洩電流は約１５マイクロアンペアと測定された。摂氏０
度において３．０ボルトのＶcc電圧で、入出力接続に
５．５ボルトの電圧を印加して測定された。
【００４５】バイアス回路３４は、図６に示されたよう
に、ｎ−ウェル領域ＳＵＢをＶccに接続する小型ＰＭＯ
Ｓ漏洩素子ＭＰ４０の形態の追加ｎ−ウェル領域バイア
ス・トランジスタと共に形成することもできる。入出力
接続８に非常に小さいＤＣ電流の負荷がある時、出力線
１１は供給線Ｖccとほぼ等しい電位になり、ｎ−ウェル
・バイアス電圧ノードＳＵＢが、バイアス回路３４によ
って出力線１１と供給線１０の両方から切断されるよう
になっているため、この追加バイアス・トランジスタＭ
Ｐ４０は有用である。しかし、この漏洩トランジスタＭ
Ｐ４０は、長く細いチャネルを有する、すなわちそのＷ
／Ｌ比率が小さい、弱い素子でなけれはならない。
に、ｎ−ウェル領域ＳＵＢをＶccに接続する小型ＰＭＯ
Ｓ漏洩素子ＭＰ４０の形態の追加ｎ−ウェル領域バイア
ス・トランジスタと共に形成することもできる。入出力
接続８に非常に小さいＤＣ電流の負荷がある時、出力線
１１は供給線Ｖccとほぼ等しい電位になり、ｎ−ウェル
・バイアス電圧ノードＳＵＢが、バイアス回路３４によ
って出力線１１と供給線１０の両方から切断されるよう
になっているため、この追加バイアス・トランジスタＭ
Ｐ４０は有用である。しかし、この漏洩トランジスタＭ
Ｐ４０は、長く細いチャネルを有する、すなわちそのＷ
／Ｌ比率が小さい、弱い素子でなけれはならない。
【００４６】ブートストラップ回路４２のＰＭＯＳトラ
ンジスタＭＰ１６は、自身の孤立したｎ−ウェル内にあ
るものと仮定されるので、ノードＡ５に接続されたその
電源とｎ−ウェルは共に、ＭＰ１６のドレイン／ソース
・ダイオードの順方向バイアスによってＶccにクランプ
されずにＶcc以上の大きさの電位に上げることができ
る。
ンジスタＭＰ１６は、自身の孤立したｎ−ウェル内にあ
るものと仮定されるので、ノードＡ５に接続されたその
電源とｎ−ウェルは共に、ＭＰ１６のドレイン／ソース
・ダイオードの順方向バイアスによってＶccにクランプ
されずにＶcc以上の大きさの電位に上げることができ
る。
【００４７】供給線１０と出力線１１の間に結合され、
Ｖssに接続されたゲート端子を有する降伏ＮＭＯＳトラ
ンジスタＭＮ５０は、集積回路のラッチアップおよび静
電放電（ＥＳＤ）試験を可能にするために、図４に示さ
れるように追加することができる。これは、本発明の出
力バッファ・プルアップ回路が、入出力接続からＶccに
投入される電流を停止させるように動作するためであ
り、これは内部回路を損傷から守るためにラッチアップ
やＥＳＤ試験中に通常信頼される機構である。降伏トラ
ンジスタＭＮ５０は、出力線１１の電位が、約１０ボル
トＶccを上回る、すなわち出力バッファの通常の５ボル
ト耐性を超える電圧まで、ブレーク・ダウンしないよう
に設計されなければならない。
Ｖssに接続されたゲート端子を有する降伏ＮＭＯＳトラ
ンジスタＭＮ５０は、集積回路のラッチアップおよび静
電放電（ＥＳＤ）試験を可能にするために、図４に示さ
れるように追加することができる。これは、本発明の出
力バッファ・プルアップ回路が、入出力接続からＶccに
投入される電流を停止させるように動作するためであ
り、これは内部回路を損傷から守るためにラッチアップ
やＥＳＤ試験中に通常信頼される機構である。降伏トラ
ンジスタＭＮ５０は、出力線１１の電位が、約１０ボル
トＶccを上回る、すなわち出力バッファの通常の５ボル
ト耐性を超える電圧まで、ブレーク・ダウンしないよう
に設計されなければならない。
【００４８】ここで、図５を参照すると、上記で示され
説明された回路５０と共に使用できる、出力バッファ回
路６０のプルダウン部分の例が示されている。プルダウ
ン回路６０は一般に従来型の構造であり、反転出力可能
ステージ６２および駆動ステージ６４を含んでいる。出
力可能ステージ６２は、ＩＮノードで集積回路内の他の
回路からの出力信号を受け取り、プルアップ回路５０の
入力においてノードＡを、またプルダウン回路の駆動ス
テージ６４の入力においてノードＢを駆動させる。プル
アップ回路５０の出力５１は、Ｉ／Ｏ接続８に結合され
ている。
説明された回路５０と共に使用できる、出力バッファ回
路６０のプルダウン部分の例が示されている。プルダウ
ン回路６０は一般に従来型の構造であり、反転出力可能
ステージ６２および駆動ステージ６４を含んでいる。出
力可能ステージ６２は、ＩＮノードで集積回路内の他の
回路からの出力信号を受け取り、プルアップ回路５０の
入力においてノードＡを、またプルダウン回路の駆動ス
テージ６４の入力においてノードＢを駆動させる。プル
アップ回路５０の出力５１は、Ｉ／Ｏ接続８に結合され
ている。
【００４９】以上の本発明の詳細にわたる説明は、例示
によってのみ示され、冒頭の請求の範囲に規定された本
発明の精神および範囲において、記述の構造に対し多く
の変更が可能であることが当業者には理解されよう。
によってのみ示され、冒頭の請求の範囲に規定された本
発明の精神および範囲において、記述の構造に対し多く
の変更が可能であることが当業者には理解されよう。
【図１】 簡略化したＣＭＯＳ出力バッファを示す回路
図である。
図である。
【図２】 過電圧状態がその入出力接続に印加された場
合の、図１のＣＭＯＳ出力バッファを示す等価回路であ
る。
合の、図１のＣＭＯＳ出力バッファを示す等価回路であ
る。
【図３】 本発明の実施形態による、出力バッファ回路
のプルアップ部分を示すブロック図である。
のプルアップ部分を示すブロック図である。
【図４】 図３の実施形態にしたがい構成された出力バ
ッファのＣＭＯＳプルアップ部分を示す概略回路図であ
る。
ッファのＣＭＯＳプルアップ部分を示す概略回路図であ
る。
【図５】 ＣＭＯＳ出力バッファのプルダウン部分を示
す回路図である。
す回路図である。
【図６】 図４の実施形態のバイアス回路の追加コンポ
ーネントを示す図である。
ーネントを示す図である。
【図７】 本発明の一態様による、バイアス回路のブロ
ック図である。
ック図である。
２ ＣＭＯＳ出力回路 ４ ＰＭＯＳプルアップ・トランジスタ ６ ＮＭＯＳプルダウン・トランジスタ ８ Ｉ／Ｏ接続 １０ 供給線 １１ 出力線 １２ 電気装置 １５ 出力制御線 ２０ 出力バッファ回路 ３０ 回路 ３２ Ｉ／Ｏ駆動回路 ３４ バイアス回路 ３６ ｎ−ウェル領域 ３８ 領域接続 ４０ 過電圧検出回路 ４２ ブートストラップ回路 ４４ ドライバ切換え回路 ４５ 電圧保持回路 ４６ 入力阻止回路 ５０ プルアップ回路 ６０ プルダウン回路 ６２ 出力可能ステージ ６４ 駆動ステージ
Claims (7)
- 【請求項１】 入出力接続を駆動するように結合される
とともに、基準電圧に結合された、半導体基板の領域に
構成された少なくとも１つの駆動トランジスタと、 基準電圧と第１のノードの間に結合され、前記入出力接
続における電圧によって制御される第１のバイアス・ト
ランジスタと、前記第１のノードと前記入出力接続の間
に結合され、基準電圧によって制御される第２のバイア
ス・トランジスタを備える過電圧保護回路とを備え前記
基板の前記領域が、基準電圧と入出力接続の電圧の間の
電圧にほぼバイアスされるように、前記第１のノードが
前記基板の前記領域に電気的に結合されることを特徴と
する半導体出力インターフェース回路。 - 【請求項２】 集積回路から入出力接触パッドに信号を
送る集積回路出力バッファにおいて、 集積回路から出力された信号に応じて前記接触パッドに
結合され、前記集積回路から分離されている電気装置に
電気信号を出力するように、半導体基板の領域で形成さ
れた少なくとも１つのプルアップ・トランジスタを含む
駆動回路と、 電圧供給導体、領域および入出力接触パッドに結合さ
れ、電圧供給導体と接触パッドの間の電位差に応じて、
少なくとも１つのプルアップ・トランジスタの導電端子
における電位が前記領域の電位を大幅に上回ることを防
ぐように前記領域をバイアスする過電圧保護回路を備え
る、集積回路から入出力接触パッドに信号を送る集積回
路出力バッファ。 - 【請求項３】 入出力接触パッドにおける電位が電圧供
給導体における電位を上回る場合、過電圧状態を検出す
る過電圧感知回路と、 前記過電圧感知回路によって過電圧状態を検出すると、
集積回路からの出力信号を阻止する阻止回路と、 前記過電圧状態下で、前記少なくとも１つの駆動トラン
ジスタのゲート・ノードを入出力接触パッドに結合する
ように配置されたＰＭＯＳ結合トランジスタとをさらに
含む請求項２に記載の出力バッファ。 - 【請求項４】 前記集積回路からの信号により、集積回
路の出力接続を駆動させる出力駆動回路と、 前記出力接続の過電圧状態で前記出力駆動回路にバイア
ス電圧を供給する基板バイアス回路と、 前記過電圧状態下で前記出力駆動回路からの前記信号を
ブロックする入力阻止回路とを含む集積回路出力インタ
ーフェース回路。 - 【請求項５】 前記入力阻止回路からの信号を受信し、
プルアップ・トランジスタをオン状態とオフ状態の間で
切り替えることによって出力駆動回路のプルアップ・ト
ランジスタを制御するドライバ切換え回路をさらに含む
請求項４に記載の出力インターフェース回路。 - 【請求項６】 入出力接続を駆動する出力バッファと、
半導体基板の領域に構成された少なくとも１つのプルア
ップ・トランジスタとを含む半導体集積回路で、集積回
路の基準電圧と入出力接続の電圧との間の電位差に基づ
いて、前記領域にバイアス電位を印加して、入出力接続
における過電圧状態の印加中にその入出力接続から集積
回路に投入される電流を減少させる方法。 - 【請求項７】 バッファ回路の出力接続に結合され、第
１の入力信号レベルにより導電状態に切り替えられ、第
２の入力信号レベルにより非導電状態に切り替えられ
る、ｐ型プルアップ・トランジスタを備えたＭＯＳ出力
バッファ回路を制御する方法において、 前記出力接続へ加えられた電圧が、バッファ回路の基準
電圧を大幅に上まわる状態のとき、前記ｐ型プルアップ
・トランジスタの基板領域にバイアス電圧を加え、 前記状態の下で、前記加えられた電圧を前記プルアップ
・トランジスタの制御ノードに結合することを特徴とす
る方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/381,125 US5570043A (en) | 1995-01-31 | 1995-01-31 | Overvoltage tolerant intergrated circuit output buffer |
| US08/381,125 | 1995-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274618A true JPH08274618A (ja) | 1996-10-18 |
Family
ID=23503788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8035700A Pending JPH08274618A (ja) | 1995-01-31 | 1996-01-31 | 耐過電圧集積回路出力バッファ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5570043A (ja) |
| JP (1) | JPH08274618A (ja) |
| FR (1) | FR2730107B1 (ja) |
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