JPS59169166A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はゲートアレイ等の半導体装置に関し、特に電線
ラインに改良を施した半導体装置に関するものである。

〔背景技術〕

ＣＭＯＳゲートアンイに関し本発明者はこれまでに種々
の構成のものを開発しているが、第１図に示すゲートア
レイもその中の一つである。すなわち、このゲートアレ
イ１はチップ２の中央部分に多数の基本セルからなる内
部回路３を設ける一方、その周囲には入力回路４と出力
回路５を夫々設けた複数個のＩ１０バッファ６を設け、
更にその外側に電極パッド７を配列したものであり、チ
ップ２表面に形成したアルミ配線に所望の回路を構成し
ている。

ところで、このゲートアレイ１では、これまでＧＮＤバ
ッド８に接続した電源ライン９を１本だけ設け、この電
源ライン９に前記内部回路３や■１０バッファ６０入力
回路４．出力回路５を一体的に接続した構成にしている
。このため、出力回路５が複数個同時にＯＮ作動したと
きに生じるノイズが前記電源ライン９にのってそのまま
入力回路４や内部回路３に伝えられ、これがＧＮＤレベ
ルを押し上げて入力回路のレベル不良を生じる等。

入力特性更には内部特性に悪影響を与えることがある。

したがって、この種の基本的に非同期であるゲートアレ
イでは同時にＯＮ作動し得る出力回路数に制限を設けね
ばならず１回路設計の自由度が低下されると共に機能低
下を余儀なくされるという問題点が生ずるということが
本発明者によってあきらかとされた。

〔発明の目的〕

本発明の目的は出力回路の複数個同時ＯＮ作動によって
も入力回路のレベル不良を生じることはなく、入力特性
や内部特性を良好に維持することができる半導体装置を
提供することにある。　　−また本発明の目的は出力回
路の複数個同時ＯＮ作動を可能にすることによって設計
の自由度及び機能の向上を図ることができる半導体装置
を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれは、下記のとおりである。

すなわち、電源ラインを出方回路用と、入力。

内部回路用に２本設け、両回路の間に緩和回路を介装す
ることにより、出方回路が複数個同時ＯＮ作動したとき
のノイズを緩和回路で緩和して入力。

内部回路におけるレベルの増大を防止し、これにより入
力、内部特性の向上や半導体装置の設計自由度の向上を
達成するものである。

〔実施例〕

第２図は本発明の一実施例のゲートアレイ１゜を示し、
略正方形のチップ１１の中央部には極めて多数個の基本
セルを有する内部回路１２を構成し℃いる。この内部回
路１２の周囲には複数個のＩ１０バッファ１３を配列し
、かつ■１０バッファ１３の外周には複数個の電極パッ
ド１４を配列している。また、前記Ｉ１０バッファ１３
は第３図に概略図を示すように、夫々入力回路１５と出
力回路１６を内蔵している。そして、前記内部回路１２
はもとよりこのＩ１０バッファ１３の上層に適宜の配線
を施すことにより所望の回路を構成でき、特にＩ１０バ
ッファ１３はこれを入力あるいは出力の任意に構成でき
る。

前記配線の中、とりわげ電源ライン１７は、第２図に示
すようにＩ１０バッファ１３上に延在されるようにチッ
プ１１０周辺部に施され、選択された電極バンド、例え
ばＧＮＤパッド１８に接続されるが５本例では前記電源
ラインを夫々独立した（絶縁された）２本の電源ライン
１９．２０で構成し、これらをチップ１１の周辺部に互
に平行に配列すると共妊、中１本の電源ライン１９を前
記ＧＮＤバッド１８に接続し℃いる。そして、この電源
ライン１９には各Ｉ１０バッファ１３の出力回路１６の
みを接続し、入力回路１５と内部回路１２は他の電源ラ
イン２０に接続している。その上で、前記各電源ライン
１９．２０は抵抗２１を介して相互に接続している。こ
の抵抗２１はＭＯＳで構成してもよく、また拡散抵抗や
ウェル抵抗で構成してもよいが、この抵抗２１によって
生ずる電圧降下が所定の規格に対して十分ｌＪ・さくな
るようにその値を設定する。一方、前記他方の電源ライ
ン２０とテップ基板との間には浮遊容量によるキャパシ
タ２２が構成され、このキャパシタ２２と前記抵抗２１
とで積分回路が形成される。

そして、この積分回路は緩和回路２３として前記電源ラ
イン１９．２０間に介装される。前記キャパシタ２２は
常法によりキャパシタを形成し又もよいが、前述の浮遊
容量でも１００〜５００ＰＦありこれでも充分である。

なお、前記抵抗２１やキャパシタ２２はチップ１１の隅
の余白部に設ければよい。

以上の構成によれば、Ｉ１０バッファ１３の各出力回路
１６を複数個同時にＯＮ作動させたときに生じるノイズ
がＧＮＤバッド１８、即ち一方ノ電源ライン１９に生じ
てそのレベルがピーク的に上昇しても、他方の電源ライ
ン２０には緩和回路２３における積分作用若しくは抵抗
２１による電圧降下作用が働き、一方の電源ライン１９
の上昇レベルがそのまま伝達されることはない。したが
って、電源ライン２０にはノイズに併な５ピーク的な電
圧上昇は全く生ぜず、このライン２０に接続された入力
回路１５や内部回路１２に悪影響を与えることはない。

これにより、出力回路１６が複数個同時にＯＮ作動して
もチップの機能が低下されることはなく、その信頼性も
失われない。また。

緩和回路２３における緩和作用が有効な範囲で同時にＯ
Ｎ作動し得る出力回路数を増加することができるので５
回路設計の自由度を向上しかつチップの全体機能を向上
させることもできる。

〔効果〕

（１１電源ラインを２本独立して設け、１本を出力回路
用に、他１本を入力、内部回路用にした上で両者を緩和
回路にて接続しているので、出力回路が複数個同時にＯ
Ｎ作動してピーク的な電圧上昇が生じても、この電圧上
昇を緩和回路が緩和して入力、内部回路への伝達を防止
するので、入力。

内部回路におけるレベルの増大を防止してこれらへの悪
影響を防止することができる。

（２）出力回路が複数個同時にＯＮ作動しても入力。

内部回路に悪影響をおよぼすことがないので、出力回路
の同時ＯＮ作動数に制限を設ける必要はなく、回路設計
の自由度を高めることができる。

（３）入力、内部回路におけるレベルの増大を防止して
これらへの悪影響を防止できるので、入力特性や内部特
性を良好に維持でき、ゲートアレイ全体機能の向上を達
成する。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、抵抗の配設
位置等は適宜に設計できる。

〔利用分野〕

以上や説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイに適用
した場合について説明したが、それに限定されるもので
はなく入力、出力等の回路を複数個備える半導体装置一
般に適用することができる。

【図面の簡単な説明】

第１図は先に実施しているゲートアレイの模式第２図は
本発明のゲートアレイの平面図。 第３図は一部の拡大図である。 １０・・・ゲートアレイ、１１・・・チップ、１２　内
部回路、１３・・・工１０バッファ、１４・・・電極バ
ンド、１５・・・入力回路、１６・・・出力回路、１７
−・・電源ライン、１８・・・ＧＮＤパッド、１９・・
・出力回路用電源ライン、２０・・・入力回路用電源ラ
イン、２１・・・抵抗、２２・・キャパシタ、２３・・
・緩和回路。 第　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、複数個の出力回路と、入力回路、内部回路とを１チ
   ツプ上に形成してなるゲートアレイ等の半導体装置にお
   いて、電源ラインに前記出力回路用のものと、前記入力
   、内部回路用のものとを夫々独立して設け、かつこれら
   の各電源ラインを緩和回路にて接続したことを特徴とす
   る半導体装置。 ２、緩和回路は両電源ライン間に接続した抵抗を備えて
   なる特許請求の範囲第１項記載の半導体装置。 ３、緩和回路は両電源ライン間に接続した抵抗と。 一方の電源ラインと半導体基板との間に構成されたキャ
   パシタとで積分回路を構成してなる特許請求の範囲第１
   項又は第２項記載の半導体装置。 ４、出力回路用の電源ラインを外部接続用のバンドに接
   続し℃なる特許請求の範囲第１項ないし第３項のいずれ
   かに記載の半導体装置。