JPH03153066A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03153066A JPH03153066A JP1292996A JP29299689A JPH03153066A JP H03153066 A JPH03153066 A JP H03153066A JP 1292996 A JP1292996 A JP 1292996A JP 29299689 A JP29299689 A JP 29299689A JP H03153066 A JPH03153066 A JP H03153066A
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- 239000003990 capacitor Substances 0.000 abstract description 7
- 230000015654 memory Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体集積回路に関し、例えばメモリセル等
の内部回路からの信号を出力回路で外部に出力するよう
な半導体集積回路に関する。
の内部回路からの信号を出力回路で外部に出力するよう
な半導体集積回路に関する。
（従来の技術）
半導体集積回路は、これらを大量に使用する市場の要求
に応えるため、常に高性能化している。
に応えるため、常に高性能化している。
ここで、半導体メモリを例にとって説明する。半導体メ
モリを使用するシステムとしては、主にコンピュータの
主記憶装置のほか、パソコン、通信機、ＴｖＳｖＴＲに
至る様々なシステムへと広がっている。
モリを使用するシステムとしては、主にコンピュータの
主記憶装置のほか、パソコン、通信機、ＴｖＳｖＴＲに
至る様々なシステムへと広がっている。
これらシステムの小型化、軽量化及び低消費電力化の要
求に応じるためには、今まで６４ ｋ Ｘ４ビツトのメ
モリを４個使用していた部分を、６４に×１６ビツトの
メモリを１個で置換えて対応する必要がある。このため
に、大容量かつ多ビツト入出力のメモリの要求も増えて
きている。このような半導体集積回路では、出力回路の
数に比例して、出力時の電流が増大し、電源および接地
電位の変動（以下、出力ノイズという。）が大きくなる
ことが通常である。従って、出力回路と内部回路の電源
配線を同一に使用している半導体集積回路では、出力ノ
イズの影響を内部回路が直接受けてしまい、回路誤動作
を引き起こすことも少なくない。これに対処するための
一般的な対策として、出力回路用の電源配線を独立に設
けるなどの手段がある。
求に応じるためには、今まで６４ ｋ Ｘ４ビツトのメ
モリを４個使用していた部分を、６４に×１６ビツトの
メモリを１個で置換えて対応する必要がある。このため
に、大容量かつ多ビツト入出力のメモリの要求も増えて
きている。このような半導体集積回路では、出力回路の
数に比例して、出力時の電流が増大し、電源および接地
電位の変動（以下、出力ノイズという。）が大きくなる
ことが通常である。従って、出力回路と内部回路の電源
配線を同一に使用している半導体集積回路では、出力ノ
イズの影響を内部回路が直接受けてしまい、回路誤動作
を引き起こすことも少なくない。これに対処するための
一般的な対策として、出力回路用の電源配線を独立に設
けるなどの手段がある。
第４図は、内部回路用と出力回路用のそれぞれの電源配
線を独立に設けた従来の″Ｆ、４体集積体格積回路体メ
モリ）のブロック図である。このブロック図は、パッケ
ージに実装されているチップの等価回路を示している。
線を独立に設けた従来の″Ｆ、４体集積体格積回路体メ
モリ）のブロック図である。このブロック図は、パッケ
ージに実装されているチップの等価回路を示している。
この第４図において、半導体チップＡ上には、入力回路
を含む内部回路Ｂと出力回路Ｃとが設けられている。内
部回路は、入力回路のほかに、出力回路以外の半導体メ
モリの回路、例えば、メモリセルやセンスアンプ等を含
む。チップＡ上には電源パッド５〜８が設けられている
。それらのパッド５〜８はそれぞれ回路Ｂ、 Ｃに配
線で接続されている。それらのパッド５〜８の入力端は
配線１〜４によって外部電源ｖＣＣ”ＳＳに接続されて
いる。それらの配線１〜４は、外部電源Ｖ。ｃ”ｓｓか
らパッド５〜８までの全ての配線を含み、例えば、パッ
ケージのインナーリードやボンディングワイヤー等を含
む。使用時においてそれらの電源Ｖ 、ｖ 間には、通
ｃｃ ｓｓ 常外部バスコンデンサＣが接続される。また、ａｓｓ 内部回路Ｂ中には、等価的にチップ本体の容量Ｃが考え
られる。この容ＪａＣｃｈｉｐは、チップｈｉｐ 中で電源Ｖ とＶ の間の（基板を介したものなｃｃ
ｓｓ どによる）容量である。また、出力回路Ｃの出力側に、
接続される素子を疑似的に出力負荷Ｃ８Ｕ。
を含む内部回路Ｂと出力回路Ｃとが設けられている。内
部回路は、入力回路のほかに、出力回路以外の半導体メ
モリの回路、例えば、メモリセルやセンスアンプ等を含
む。チップＡ上には電源パッド５〜８が設けられている
。それらのパッド５〜８はそれぞれ回路Ｂ、 Ｃに配
線で接続されている。それらのパッド５〜８の入力端は
配線１〜４によって外部電源ｖＣＣ”ＳＳに接続されて
いる。それらの配線１〜４は、外部電源Ｖ。ｃ”ｓｓか
らパッド５〜８までの全ての配線を含み、例えば、パッ
ケージのインナーリードやボンディングワイヤー等を含
む。使用時においてそれらの電源Ｖ 、ｖ 間には、通
ｃｃ ｓｓ 常外部バスコンデンサＣが接続される。また、ａｓｓ 内部回路Ｂ中には、等価的にチップ本体の容量Ｃが考え
られる。この容ＪａＣｃｈｉｐは、チップｈｉｐ 中で電源Ｖ とＶ の間の（基板を介したものなｃｃ
ｓｓ どによる）容量である。また、出力回路Ｃの出力側に、
接続される素子を疑似的に出力負荷Ｃ８Ｕ。
と、電源Ｖ とグランドＧＮＤとの間に直列に接Ｃ
続された抵抗Ｒ１，Ｒ２で表しである。
（発明が解決しようとする課題）
電源配線を内部回路と出力回路とで分離した従来の半導
体集積回路は上記第４図の如く構成され、る。しかしな
がら、この従来の回路には以下のような難点がある。即
ち、出力回路が動作する時、上記容ｆｆ１Ｃｏｈ１ｐか
ら電荷が、パッド６→配線２→−配線１−パッド５と供
給されるためチップ内部に内部電流バスが形成され、こ
のために出力ノイズの影響が内部回路用の電源線に現れ
、ひいては内部回路Ｂに及ぶ。これは、特に、多ビット
化及び高速化によって著しい。そのため、上記の如く電
源配線を分離しただけでは、出力ノイズを十分に抑える
ことは難しい。
体集積回路は上記第４図の如く構成され、る。しかしな
がら、この従来の回路には以下のような難点がある。即
ち、出力回路が動作する時、上記容ｆｆ１Ｃｏｈ１ｐか
ら電荷が、パッド６→配線２→−配線１−パッド５と供
給されるためチップ内部に内部電流バスが形成され、こ
のために出力ノイズの影響が内部回路用の電源線に現れ
、ひいては内部回路Ｂに及ぶ。これは、特に、多ビット
化及び高速化によって著しい。そのため、上記の如く電
源配線を分離しただけでは、出力ノイズを十分に抑える
ことは難しい。
本発明は、上記に鑑みてなされたもので、その目的は、
出力ノイズの影響が内部回路に伝わるのを極力抑えるこ
とのできる半導体集積回路を提供することにある。
出力ノイズの影響が内部回路に伝わるのを極力抑えるこ
とのできる半導体集積回路を提供することにある。
（課題を解決するための手段）
本発明の半導体集積回路は、外部電源からの電力が電源
配線によって供給される内部回路及び出力回路を備え、
前記内部回路からの信号を前記出力回路によって外部に
出力する半導体集積回路において、前記電力を、前記内
部回路に、前記電源配線の途中に形成した抵抗体を介し
て加えるものとして構成される。
配線によって供給される内部回路及び出力回路を備え、
前記内部回路からの信号を前記出力回路によって外部に
出力する半導体集積回路において、前記電力を、前記内
部回路に、前記電源配線の途中に形成した抵抗体を介し
て加えるものとして構成される。
（作 用）
内部回路及び出力囲路は、外部電源からの電力が電源配
線によって供給されることにより、動作する。内部回路
からの信号が出力回路によって外部に出力される。その
圧力動作の影響が内部回路に及び、内部回路に電流が流
れ、内部回路へ電力供給する電源線の電位が変化しよう
とする。しかしながら、内部回路には抵抗体が接続され
ている。
線によって供給されることにより、動作する。内部回路
からの信号が出力回路によって外部に出力される。その
圧力動作の影響が内部回路に及び、内部回路に電流が流
れ、内部回路へ電力供給する電源線の電位が変化しよう
とする。しかしながら、内部回路には抵抗体が接続され
ている。
このため、内部回路に流れる電流値は小さく抑えられ、
それにより内部回路に接続される電源線の電位変化も小
さなものに抑えられる。このような電位変化の抑制によ
り、内部回路等の誤動作が防止される。
それにより内部回路に接続される電源線の電位変化も小
さなものに抑えられる。このような電位変化の抑制によ
り、内部回路等の誤動作が防止される。
（実施例）
第１図は、本発明の一実施例の等価回路を示す。
この第１図において第４図と同等の構成要素には、第４
図と同一の符号を付している。この第１図が第２図と異
なる点は、パッド６と回路Ｂとの間、即ち内部回路Ｂへ
の電流バスに抵抗（体）Ｒを直列に接続した点にある。
図と同一の符号を付している。この第１図が第２図と異
なる点は、パッド６と回路Ｂとの間、即ち内部回路Ｂへ
の電流バスに抵抗（体）Ｒを直列に接続した点にある。
その他の構成は、実質上第４図の回路と同様である。
次に、この第１図の回路の動作を説明する。
般に、内部回路Ｂに出力ノイズの影響が及ぶのは、先に
も述べたように、チップ本体の容量Ｃ３ｈ１．を介して
チップ内部に内部電流パスが形成されるためである。従
って、そのような内部電流パスが生じにくくすれば、出
力ノイズの影響が内部回路に及びにくくなる。本発明の
実施例は、まさに、このように動作するものとして構成
されている。即ち、上記内部電流パス中に抵抗Ｒが直列
に接続されていることから、このパスのインピーダンス
が上昇する。逆に、外部パスコンデンサＣをａｓｓ 有する外部の電流パスのインピーダンスが相対的に低下
する。このため、充放電電流のうち、外部バスコンデン
サＣを通るものが多くなり、チａｓｓ ツブ本体の容量Ｃ８ｂ ｉ ｐを通るものは少なくなる
。
も述べたように、チップ本体の容量Ｃ３ｈ１．を介して
チップ内部に内部電流パスが形成されるためである。従
って、そのような内部電流パスが生じにくくすれば、出
力ノイズの影響が内部回路に及びにくくなる。本発明の
実施例は、まさに、このように動作するものとして構成
されている。即ち、上記内部電流パス中に抵抗Ｒが直列
に接続されていることから、このパスのインピーダンス
が上昇する。逆に、外部パスコンデンサＣをａｓｓ 有する外部の電流パスのインピーダンスが相対的に低下
する。このため、充放電電流のうち、外部バスコンデン
サＣを通るものが多くなり、チａｓｓ ツブ本体の容量Ｃ８ｂ ｉ ｐを通るものは少なくなる
。
これにより、出力ノイズの内部回路Ｂへの影響は緩和さ
れる。
れる。
第３Ａ図及び第３Ｂ図は、本発明の実施例の効果を確認
するための実験結果を示すものである。
するための実験結果を示すものである。
第３Ａ図はチップの内部（容ＱＣ６，ｌ、）及び外部（
コンデンサＣ）をそれぞれ流れる電流’Ｉｎ’ａｓｓ ’ ｏｕｔの波形図であり、第３Ｂ図はパッド６．７（
電源電圧Ｖ 、Ｖ ）の電圧の波形図である。
コンデンサＣ）をそれぞれ流れる電流’Ｉｎ’ａｓｓ ’ ｏｕｔの波形図であり、第３Ｂ図はパッド６．７（
電源電圧Ｖ 、Ｖ ）の電圧の波形図である。
ｃｃ ｓｓ
そして、それらの各図において、ＲＯ〜Ｒ２は、抵抗Ｒ
の値を零から段階的に２段に大きくした場合の波形を示
す。つまり、ＲＯは抵抗Ｒが零のときの波形を示し、こ
れは結局抵抗Ｒがない従来の第４図の場合の波形を示す
。第３Ａ図から、抵抗Ｒの挿入によって、内部電流パス
を流れる電流ＩＩｎが減少し、外部電流パスを流れる電
流ＩｏＵｔが増大しているのが容易にわかる。そして、
このように内部及び外部パスを流れる電流ＩＩｎ’’
ｏｕｔを減、増変化させるようにしたことにより、所期
の目的が達成されているのは、第３Ｂ図にＶ 線、Ｖ
線の電圧変化の減少が示されているｃｃ
ｓｓ ことかられかる。即ち、今、第３Ｂ図の■ 及びＣ Ｖ のＲＯについて着目する。電源電圧Ｖ の基ｓｓ
ｃｃ準電圧は５Ｖとしであ
る。パッド６、 ７ （Ｖ 線、Ｃ Ｖ 線）のいずれにおいても約２ｖという大きなＳＳ ノイズ振幅を示している。基準電圧が５Ｖの場合におい
て、このような２Ｖのレベルダウンは、回路誤動作につ
ながるのは明らかである。また、Ｖ 線７に着目すれば
、−度レベルダウンした後、ＳＳ 約１■のレベルアップを示している。このレベルアップ
に伴って、隣接した入力端子では、Ｖ 線Ｓ ７が上昇した分だけ、高レベル入力端子が下がる。
の値を零から段階的に２段に大きくした場合の波形を示
す。つまり、ＲＯは抵抗Ｒが零のときの波形を示し、こ
れは結局抵抗Ｒがない従来の第４図の場合の波形を示す
。第３Ａ図から、抵抗Ｒの挿入によって、内部電流パス
を流れる電流ＩＩｎが減少し、外部電流パスを流れる電
流ＩｏＵｔが増大しているのが容易にわかる。そして、
このように内部及び外部パスを流れる電流ＩＩｎ’’
ｏｕｔを減、増変化させるようにしたことにより、所期
の目的が達成されているのは、第３Ｂ図にＶ 線、Ｖ
線の電圧変化の減少が示されているｃｃ
ｓｓ ことかられかる。即ち、今、第３Ｂ図の■ 及びＣ Ｖ のＲＯについて着目する。電源電圧Ｖ の基ｓｓ
ｃｃ準電圧は５Ｖとしであ
る。パッド６、 ７ （Ｖ 線、Ｃ Ｖ 線）のいずれにおいても約２ｖという大きなＳＳ ノイズ振幅を示している。基準電圧が５Ｖの場合におい
て、このような２Ｖのレベルダウンは、回路誤動作につ
ながるのは明らかである。また、Ｖ 線７に着目すれば
、−度レベルダウンした後、ＳＳ 約１■のレベルアップを示している。このレベルアップ
に伴って、隣接した入力端子では、Ｖ 線Ｓ ７が上昇した分だけ、高レベル入力端子が下がる。
このため、高レベル入力端子のマージンがとれなくなり
、入力回路の誤動作を引き起す。
、入力回路の誤動作を引き起す。
これに対し、第３Ｂ図のＲ１，Ｒ２から、抵抗Ｒを内部
電流パスに挿入したことによる効果がわかる。即ち、Ｒ
１，Ｒ２におけるレベルダウンは、従来のＲＯの場合の
レベルダウンの１７２以下となり、且つ、Ｒ１，Ｒ２に
おけるレベルアップは、従来のＲＯの場合のレベルアッ
プの１７３以下となっているのがわかる。
電流パスに挿入したことによる効果がわかる。即ち、Ｒ
１，Ｒ２におけるレベルダウンは、従来のＲＯの場合の
レベルダウンの１７２以下となり、且つ、Ｒ１，Ｒ２に
おけるレベルアップは、従来のＲＯの場合のレベルアッ
プの１７３以下となっているのがわかる。
第２図は、本発明の他の実施例を示すものである。この
第２図のものは、第１図のものと、チップＡにおける電
源配線の仕方のみが異なる。即ち、第２図のチップＡに
おいては、パッド１３．１４が電源ｖｅｅ”ＳＳと接続
され、それらのパッド１３．１４に並列に内部回路Ｂ及
び出力回路Ｃが接続されている。そして、パッド１３と
内部回路Ｂとは抵抗Ｒを介して接続されている。
第２図のものは、第１図のものと、チップＡにおける電
源配線の仕方のみが異なる。即ち、第２図のチップＡに
おいては、パッド１３．１４が電源ｖｅｅ”ＳＳと接続
され、それらのパッド１３．１４に並列に内部回路Ｂ及
び出力回路Ｃが接続されている。そして、パッド１３と
内部回路Ｂとは抵抗Ｒを介して接続されている。
このような構成のものにおいても、第１図のものと同様
の効果を得ることができる。
の効果を得ることができる。
本発明によれば、出力回路の動作による影響が内部回路
に及ぶのを極力防いで、内部回路への電源電圧の変動を
小さなものに抑え、回路が誤動作するのを防止すること
ができる。
に及ぶのを極力防いで、内部回路への電源電圧の変動を
小さなものに抑え、回路が誤動作するのを防止すること
ができる。
第１図は本発明の一実施例の等価回路図、第２図はその
異なる実施例の等価回路図、第３図は本発明の効果を確
認するために行った実験結果を示す線図、第４図は従来
例の等価回路図である。
異なる実施例の等価回路図、第３図は本発明の効果を確
認するために行った実験結果を示す線図、第４図は従来
例の等価回路図である。
Claims (1)
- 【特許請求の範囲】 外部電源からの電力が電源配線によって供給される内部
回路及び出力回路を備え、前記内部回路からの信号を前
記出力回路によって外部に出力する半導体集積回路にお
いて、 前記電力を、前記内部回路に、前記電源配線の途中に形
成した抵抗体を介して加えることを特徴とする半導体集
積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292996A JPH0693484B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路 |
| US07/610,587 US5173875A (en) | 1989-11-10 | 1990-11-08 | Semiconductor memory device |
| EP90121467A EP0427284B1 (en) | 1989-11-10 | 1990-11-09 | Semiconductor memory device |
| DE69030863T DE69030863T2 (de) | 1989-11-10 | 1990-11-09 | Halbleiterspeicheranordnung |
| KR1019900018175A KR930010104B1 (ko) | 1989-11-10 | 1990-11-10 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292996A JPH0693484B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153066A true JPH03153066A (ja) | 1991-07-01 |
| JPH0693484B2 JPH0693484B2 (ja) | 1994-11-16 |
Family
ID=17789127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292996A Expired - Lifetime JPH0693484B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5173875A (ja) |
| EP (1) | EP0427284B1 (ja) |
| JP (1) | JPH0693484B2 (ja) |
| KR (1) | KR930010104B1 (ja) |
| DE (1) | DE69030863T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208275A (ja) * | 2001-01-11 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321658A (en) * | 1990-05-31 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device being coupled by auxiliary power lines to a main power line |
| KR100231393B1 (ko) * | 1991-04-18 | 1999-11-15 | 나시모토 류조 | 반도체집적회로장치 |
| JP3236105B2 (ja) * | 1993-03-17 | 2001-12-10 | 富士通株式会社 | 不揮発性半導体記憶装置及びその動作試験方法 |
| KR0170906B1 (ko) * | 1995-11-01 | 1999-03-30 | 김주용 | 반도체 기억장치의 파워라인 커플링 방지 회로 |
| KR100562497B1 (ko) * | 2003-01-22 | 2006-03-21 | 삼성전자주식회사 | 디커플링 커패시터를 포함하는 반도체 메모리 장치 |
| KR101211683B1 (ko) * | 2008-12-31 | 2012-12-12 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
Citations (2)
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| JPH02303153A (ja) * | 1989-05-18 | 1990-12-17 | Seiko Epson Corp | 半導体集積回路 |
Family Cites Families (3)
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|---|---|---|---|---|
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| US4727518A (en) * | 1984-02-17 | 1988-02-23 | Intel Corporation | Apparatus for limiting minority carrier injection in CMOS memories |
| US5045726A (en) * | 1990-05-16 | 1991-09-03 | North American Philips Corporation | Low power programming circuit for user programmable digital logic array |
-
1989
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