JP2871661B1 - 半導体装置 - Google Patents

Abstract

【要約】 【課題】 フューズ損傷を防止する。付加パッドを少
なくする。 【解決手段】抵抗網Ｒａ〜Ｒｄにトリミング手段の付加
された半導体装置１０において、トリミング手段は、フ
ューズ５，６，７と、このフューズ５，６，７の接続先
を抵抗網Ｒａ〜Ｒｄおよびフューズ溶断電流供給ライン
Ｃの何れかに切り換える切換手段１５，１６，１７とを
備える。また、フューズ及び切換手段の組が複数設けら
れ、その何れかを選択してフューズ溶断電流供給ライン
Ｃ側への切換を行わせるデコーダ１３が付加される。ト
リミング時以外は外部との接続が断たれてフューズ損傷
の機会が減る。また、トリミング対象の指定をエンコー
ドして行えるのでそれ用のパッド１２，１４ｂが少なく
て済む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、抵抗網を内蔵し
ていて而もその抵抗値をトリミング（微調整）しうる半
導体装置に関し、詳しくは、特定のトリミング手段を備
えた半導体装置に関する。

【０００２】

【従来の技術】従来、集積回路すなわちＩＣ（半導体装
置）に内蔵された抵抗についてその抵抗値を微調整して
正確な値に合わせ込もうとする場合、その抵抗を複数の
抵抗素子からなる抵抗網で実現し、その抵抗網と共に内
蔵されるトリミング手段も付加しておき、後に抵抗値の
測定およびその測定結果に基づくトリミング作業が行わ
れる（特開平５−２３５２８２号公報など参照）。

【０００３】図８にその具体例として示したＩＣ１は、
４個の抵抗素子Ｒａ，Ｒｂ，Ｒｃ，Ｒｄを直列に接続し
て抵抗網Ｒａ〜Ｒｄを形成するとともに、抵抗素子Ｒａ
に対してトリミング素子２を並列に接続させ、抵抗素子
Ｒｂに対してトリミング素子３を並列に接続させ、抵抗
素子Ｒｃに対してトリミング素子４を並列に接続させた
ものである。この場合、抵抗素子Ｒｄは目標値に近い抵
抗値になるよう設計されており、抵抗素子Ｒａ，Ｒｂ，
Ｒｃは何れも目標値からのばらつきに対応した小さな抵
抗値になるよう設計されている。また、トリミング素子
２，３，４は、何れも、短絡状態か解放状態かを選択的
に採りうるものであって、少なくとも一回はその状態を
変更しうるようになっている。

【０００４】そして、抵抗網Ｒａ〜Ｒｄの実際の抵抗値
を求めて、一般にはウエハプロセス後のプローブテスト
時に網端部配線Ａ，Ｂ間の抵抗値測定が行われる。この
測定値が許容範囲に入っていればそのウエハやベアチッ
プはそのまま後工程に回されるが、許容範囲から外れて
いるときにはその程度に応じてトリミング素子２，３，
４の何れか又は総てを選択してその状態を変更させる。
こうして、抵抗素子Ｒｄの抵抗値から、抵抗素子Ｒｄに
抵抗素子Ｒａ，Ｒｂ，Ｒｃを適宜加えた抵抗値までの範
囲内で、トリミングが行われる。

【０００５】トリミングやその他のテスト等の済んだウ
エハやベアチップは、後工程に回され、ワイヤボンディ
ングやパッケージング等の処理が施されて、ＩＣが組み
立てられる。こうしてＩＣが完成すると、トリミング素
子２，３，４は、ＩＣ内に隠されて、外部から遮断され
た状態となる。

【０００６】

【発明が解決しようとする課題】ところで、抵抗値を測
定する際におけるプローブピンとパッドとの間には接触
抵抗が存在する。そして、その接触抵抗は、表面に酸化
膜のできやすいタングステン等のプローブピン及びアル
ミニウム等のパッドそれぞれの接触面における酸化状態
や、パッド面がプローブピン先端によって引っ掻かれた
ときの状態などによって１Ω〜１０Ω程度と大きく変動
する不安定なものである。このため、プローブテストに
基づくトリミングだけでは抵抗値調整を果たしきれない
ので、ＩＣ完成後の最終検査で、不良品はふるい落とさ
れる。

【０００７】これに対し、電子部品等に対する高精度化
の要求は高まっており、これに伴って、ＩＣに内蔵され
た抵抗についても正確にトリミングしなければならない
状況が増えてきている。しかも、ＩＣの集積度向上等に
よる多ピン化に伴って、プローブカードの多ピン化やプ
ローブピンの細線化が進むほど、接触抵抗の安定化は望
めない。そして、これらは何れも歩留まりの低下を招く
要因となるので、このままでは、厳しい精度の要求に応
えるのが困難な状況になってきている。

【０００８】そこで、ＩＣ組立後でも抵抗値のトリミン
グを可能とするため、図９に示したＩＣ１ａのように、
トリミング素子２，３，４のそれぞれにフューズ５，
６，７を採用するとともに、それぞれの両端に配線接続
されたパッド５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂを付
加しておくことが考えられる。そして、それぞれのパッ
ドの接続された図示しないＩＣピンを介して外部からフ
ューズ溶断電流を供給して適宜のフューズを溶断させる
ことで、トリミングを行うのである。

【０００９】しかしながら、このような直截的な構成の
半導体装置では、トリミング用のフューズがＩＣ完成後
もＩＣピンに接続されたままとなっているので、ＩＣピ
ンに対する外部からの影響が直ちにフューズにも及んで
しまう。このため、静電気等の外来サージ電流に起因す
るフューズの損傷によって予期しないところで抵抗値が
変化してしまいかねないという不都合がある。

【００１０】また、フューズごとに２個または１個のパ
ッドやＩＣピンが付加されるので、パッド数やＩＣのピ
ン数が必然的に増加するが、これらのパッドやＩＣピン
は抵抗値調整時以外には使われない。このため、その増
加は好ましく無い。特に、トリミング対象の抵抗が多い
とパッド等の増加数も多いので、集積度の高い半導体装
置ほど、その適用は不都合となる。

【００１１】そこで、半導体装置の完成後でも抵抗値の
トリミングを可能とするためにフューズへの接続ライン
をパッドやＩＣピンへ引き出すに際し、上述の不都合を
防止・軽減することが課題となる。この発明は、このよ
うな課題を解決するためになされたものであり、抵抗値
トリミング用フューズが損傷し難い半導体装置を実現す
ることを目的とする。また、本発明は、抵抗値トリミン
グ用のパッドが少なくて済む半導体装置を実現すること
も目的とする。

【００１２】

【課題を解決するための手段】このような課題を解決す
るために発明された第１乃至第６の解決手段について、
その構成および作用効果を以下に説明する。

【００１３】［第１の解決手段］第１の解決手段の半導
体装置は（、出願当初の請求項１に記載の如く）、抵抗
網にトリミング手段の付加された半導体装置において、
前記トリミング手段は、フューズと、このフューズの接
続先を前記抵抗網およびフューズ溶断電流供給ラインの
何れかに切り換える切換手段とを備えたものである。
（すなわち、複数の抵抗素子が直列に若しくは並列に又
はその組合せ状態に接続された抵抗網と、この抵抗網に
付加されたトリミング手段とが内蔵されている半導体装
置において、前記トリミング手段は、１個又は２個以上
のフューズと、各フューズに付設された切換手段とを備
えたものであり、前記切換手段は、該当フューズの接続
先を前記抵抗網およびフューズ溶断電流供給ラインの何
れかに切り換えるものである。）

【００１４】このような第１の解決手段の半導体装置に
あっては、抵抗網の抵抗値をトリミングする際には、切
換手段によってフューズの接続先を抵抗網からフューズ
溶断電流供給ラインに切り換えておき、そこにフューズ
溶断電流を流すことで、トリミングが行われる。そし
て、フューズへの接続ラインをパッドまで引き出してフ
ューズ溶断電流を外部から直接供給したりその供給状態
を外部から間接的に制御したりすることにより、半導体
装置の組立前に限らずその後でも抵抗値のトリミングが
可能となる。また、トリミング以外の時には、切換手段
によってフューズの接続先が抵抗網に切り換えられた状
態となる。この状態では、フューズ溶断電流供給ライン
にサージ電流が流れ込んでも、フューズに届くことは無
いので、フューズは安全である。

【００１５】これにより、フューズへの接続ラインをパ
ッドまで引き出しても、その接続がトリミング時以外は
切換手段によって断たれているので、フューズが静電破
壊等の損傷を被る機会が減少する。したがって、この発
明によれば、組立後のトリミングが可能であって而も抵
抗値トリミング用フューズの損傷が発生し難い半導体装
置を実現することができる。

【００１６】［第２の解決手段］第２の解決手段の半導
体装置は（、出願当初の請求項２に記載の如く）、上記
の第１の解決手段の半導体装置であって、前記フューズ
および前記切換手段の組が複数設けられるとともに、そ
れらの組のうち何れかを選択して前記フューズ溶断電流
供給ライン側への切換を行わせるデコーダが付加されて
いることを特徴とする。

【００１７】このような第２の解決手段の半導体装置に
あっては、抵抗網の抵抗値をトリミングするときにトリ
ミング対象のフューズを外部から指定して行うが、その
際、外部からのアクセスはエンコードした信号でデコー
ダを介して行う。そうすると、デコーダによって複数の
切換手段の何れかが選択され、それに対応したフューズ
にフューズ溶断電流供給ラインを介してフューズ溶断電
流が供給される。

【００１８】これにより、外部からフューズ等へのアク
セスのためにパッドを付加する際に、デコーダに指定情
報を与えるのに必要な数のパッドを追加すればよいの
で、それぞれのフューズ及び切換手段ごとにパッドを追
加する必要が無くなり、その分だけパッド数の増加を抑
制することができる。各パッドにＩＣピンが接続される
場合には、ＩＣピン数の増加も抑制される。したがっ
て、この発明によれば、組立後のトリミングを可能にし
ても抵抗値トリミング用フューズの損傷が発生し難いこ
とに加えて抵抗値トリミング用のパッドが少なくて済む
半導体装置を実現することができる。

【００１９】［第３の解決手段］第３の解決手段の半導
体装置は（、出願当初の請求項３に記載の如く）、上記
の第１，第２の解決手段の半導体装置であって、前記フ
ューズ溶断電流供給ラインへの電流源が内蔵されている
ものである。（すなわち、電流源が内蔵されており、し
かも、その電流源の電流出力端に前記フューズ溶断電流
供給ラインが接続されていることを特徴とする。）

【００２０】このような第３の解決手段の半導体装置に
あっては、フューズの接続先がフューズ溶断電流供給ラ
インに切り換えられているときにそのフューズ溶断電流
供給ラインに外部からサージ電流が入ってきたとして
も、そのサージ電流はフューズに到達する前に電流源の
ところで或るていど抑制される。これにより、例えサー
ジ電流がフューズにまで到来したときでも、それによる
損傷は緩和されるので、フューズの安全性が高まること
となる。したがって、この発明によれば、抵抗値トリミ
ング用フューズの損傷が一層発生し難い半導体装置を実
現することができる。

【００２１】［第４の解決手段］第４の解決手段の半導
体装置は（、出願当初の請求項４に記載の如く）、上記
の第３の解決手段の半導体装置であって、前記電流源の
作動を限定する手段が設けられていることを特徴とす
る。

【００２２】このような第４の解決手段の半導体装置に
あっては、電流源の作動に対する限定が解除されている
ときだけ、電流源を介してフューズへ電流が流される。
それ以外のときにフューズ溶断電流供給ラインに外部か
ら入ってきたサージ電流は電流源のところで阻止され
る。これにより、電流源による抑制が強化されて、フュ
ーズが外来のサージ電流によって損傷を被る機会が一段
と少なくなる。したがって、この発明によれば、抵抗値
トリミング用フューズの損傷がより一層発生し難い半導
体装置を実現することができる。

【００２３】［第５の解決手段］第５の解決手段の半導
体装置は（、出願当初の請求項５に記載の如く）、上記
の第１〜第４の解決手段の半導体装置であって、前記抵
抗網が複数直列接続された抵抗分圧回路を備えたもので
ある。（すなわち、複数の抵抗部が直列接続されてなる
抵抗分圧回路が内蔵されており、しかも、それぞれの抵
抗部が前記抵抗網からなるものである。）

【００２４】このような第５の解決手段の半導体装置に
あっては、フューズを溶断させることで抵抗網の抵抗値
を単調に増加させたとしても、抵抗分圧によって得られ
る電圧は、双方の抵抗網の値の比に基づいて増減するの
で、一方の抵抗網の抵抗値を増加させることで増加する
ときには他方の抵抗値を増加させることで減少する。ま
た、フューズを溶断させることで抵抗網の抵抗値を単調
に減少させる場合も、抵抗分圧によって得られる電圧
は、一方の抵抗網の抵抗値を減少せることで減少すると
きには他方の抵抗値を減少させることで増加する。

【００２５】これにより、フューズを溶断させることで
抵抗網の抵抗値を単調に増加または減少させるものを用
いても、抵抗分圧の値は増減いずれにも調整することが
できる。したがって、この発明によれば、再接続の難し
いフューズを用いたトリミング手段を単純な構造で具現
化しても、トリミングが容易となる。

【００２６】［第６の解決手段］第６の解決手段の半導
体装置は（、出願当初の請求項６に記載の如く）、上記
の第５の解決手段の半導体装置であって、前記抵抗分圧
回路にて検出した電圧および共通の基準電圧に基づいた
演算を行う電圧検出回路が複数設けられていることを特
徴とする。（すなわち、前記抵抗分圧回路を利用して電
圧を検出する電圧検出回路が複数設けられており、それ
ぞれの電圧検出回路が該当抵抗分圧回路にて検出した電
圧と基準電圧発生回路等から受けた共通の基準電圧との
両電圧に基づきその差算出や比較判定等の演算を行って
検出電圧に応じた応用処理を担うものである。）

【００２７】このような第６の解決手段の半導体装置に
あっては、基準電圧発生回路等の部分が各電圧検出回路
に対して共通化される。そして、各電圧検出回路につい
ての調整に際しては、基準電圧を調整するので無く、そ
れぞれ該当する抵抗分圧回路を個別にトリミングする。
その際、各々のトリミングは同時に行う必要が無いの
で、デコーダも一つ又は少数にまとめておくことが可能
である。このようにデコーダをまとめることにより、抵
抗値トリミング用のパッド数の増加が大幅に抑制され
る。また、各電圧検出回路の個別調整という機能を損な
うことなく基準電圧発生回路を共通化することにより、
回路規模が削減されて小形化も達成されることとなる。

【００２８】

【発明の実施の形態】このような解決手段で達成された
本発明の半導体装置について、これを実施するための形
態を以下の第１実施例〜第７実施例により具体的に説明
する。なお、第１実施例は上記の第１，第２解決手段を
具現化したものであり、第２実施例は上記の第３解決手
段を具現化したものであり、第３実施例は上記の第４解
決手段を具現化したものであり、第４実施例，第５実施
例，及び第６実施例は上記の第５解決手段を具現化した
ものであり、第７実施例は上記の第６解決手段を具現化
したものである。

【００２９】

【第１実施例】図１にブロック図を示した本発明の半導
体装置の第１実施例について、その具体的な構成を説明
する。なお、図１においてデコードラインは実線でなく
長破線にて図示されている。

【００３０】このＩＣ１０（半導体装置）が図９のＩＣ
１ａと相違するのは、抵抗網Ｒａ〜Ｒｄにフューズ５，
６，７の付加された抵抗網部１１に関してフューズ５，
６，７の両端のところにスイッチ回路１５，１６，１７
（切換手段）及びスイッチ回路１５ａ，１６ａ，１７ａ
が介挿されている点と、デコーダ１３及びそれに付随す
る回路１４，１４ａが追加されている点である。

【００３１】抵抗網部１１は、数ｋΩ〜数ＭΩ程度の抵
抗素子Ｒａ，Ｒｂ，Ｒｃ，Ｒｄの直列接続された抵抗網
Ｒａ〜Ｒｄが網端部配線Ａ，Ｂ間に形成されており、網
端部配線Ａ，Ｂ間で一の抵抗値を示すものである。そし
て、抵抗素子Ｒａに付加して設けられたフューズ５、抵
抗素子Ｒｂに付加して設けられたフューズ６、抵抗素子
Ｒｃに付加して設けられたフューズ７は、それぞれ短絡
状態での抵抗値が２０Ω程度と小さくて無視でき、１５
〜２０ｍＡ程度の電流を流すと溶断するものである。

【００３２】スイッチ回路１５は、共に内蔵される他の
回路に適した半導体製造プロセスに適合するよう適宜の
アナログスイッチやバイポーラトランジスタで構成さ
れ、三端子を有し、制御信号に応じて第１端子および第
２端子の導通状態と第１端子および第３端子の導通状態
とを択一的に切り換えるものである。そして、抵抗網部
１１への導入に際して、第１端子がフューズ５の一端に
接続され、第２端子が抵抗素子Ｒａの一端に接続され、
第３端子がフューズ溶断電流供給ラインＣに接続され
る。また、スイッチ回路１５と対をなすスイッチ回路１
５ａも同じ構造のものであり、これは、抵抗網部１１へ
の導入に際して、第１端子がフューズ５の他端に接続さ
れ、第２端子が抵抗素子Ｒａの他端に接続され、第３端
子がフューズ溶断電流供給ラインＣと対をなすフューズ
溶断電流還流ラインＤに接続される。これにより、この
スイッチ回路１５はスイッチ回路１５ａと共にフューズ
５の接続先を抵抗網Ｒａ〜Ｒｄのうちの抵抗素子Ｒａお
よびフューズ溶断電流供給ラインＣの何れかに切り換え
る切換手段となっている。

【００３３】同様にして、スイッチ回路１６がスイッチ
回路１６ａと共に抵抗素子Ｒｂ及びフューズ６に対して
介装され、スイッチ回路１７がスイッチ回路１７ａと共
に抵抗素子Ｒｃ及びフューズ７に対して介装される。こ
れにより、抵抗網部１１は、抵抗値トリミング用のフュ
ーズおよび切換手段の組が複数５＋１５，６＋１６，７
＋１７設けられたものとなっている。また、フューズ溶
断電流供給ラインＣが共通化されたことにより、フュー
ズ溶断電流を供給するための多数のパッド５ａ，６ａ，
７ａが単一のパッド１２に集約されている。さらに、フ
ューズ溶断電流還流ラインＤが共通化されたことによ
り、多数のパッド５ｂ，６ｂ，７ｂも単一のパッド１２
ａに集約されたものとなっている。

【００３４】デコーダ１３は、入力が２ビットで出力が
３ライン即ちデコードラインＥ，Ｆ，Ｇのものであり、
レジスタ１４から２ビットのデジタルデータを受けて、
そのデータが値“０”のときはデコードラインＥ，Ｆ，
Ｇの何れも有意とせず、そのデータが値“１”のときは
デコードラインＥだけを有意にし、そのデータが値
“２”のときはデコードラインＦだけを有意にし、その
データが値“３”のときはデコードラインＧだけを有意
にする。そのデコードラインＥは上述のスイッチ回路１
５，１５ａへの制御信号とされ、デコードラインＦはス
イッチ回路１６，１６ａへの制御信号とされ、デコード
ラインＧはスイッチ回路１７，１７ａへの制御信号とさ
れる。これにより、このデコーダ１３は、抵抗値トリミ
ング用のフューズおよび切換手段の組５＋１５，６＋１
６，７＋１７のうち何れかをデコードラインＥ，Ｆ，Ｇ
で選択してフューズ溶断電流供給ラインＣ側への切換を
行わせるとともに、対応するスイッチ回路１５ａ，１６
ａ，１７ａの接続先をフューズ溶断電流還流ラインＤ側
へ切り換えさせるものとなっている。

【００３５】このデコーダ１３に付随するレジスタ１４
は、２ビットのパラレルデータを保持するものである
が、レジスタ１４とパッド１４ｂとの間にはＳ／Ｐ変換
回路１４ａも設けられていて、パッド１４ｂを介してト
リミング治具１８等からシリアル転送されてきたトリミ
ング対象の指定データをパッド１４ｃ経由で受けたクロ
ックＣＬＫに同期してパラレル変換し、これをデコーダ
１３に供するようになっている。

【００３６】なお、トリミング治具１８は、ＩＣ１０と
は別体のもので、多くのＩＣ１０に対するトリミングに
際して共用される調整用治具である。これには、フュー
ズ溶断電流を供給するための定電流回路１８ａと、トリ
ミング対象の指定データをマイクロプロセッサ１８ｂ等
から受けてＳ／Ｐ変換回路１４ａのシリアル−パラレル
変換に対応したパラレル−シリアル変換を行うＰ／Ｓ変
換回路１８ｃと、その指定データの転送タイミングの基
準となるクロックＣＬＫを生成する手段と、フューズ溶
断電流を還流させるための接地手段ＧＮＤとが設けられ
ている。また、ＩＣ１０の完成後それにアクセスする際
に動的接続でも接触抵抗が安定するように、ＩＣソケッ
トやＩＣクリップあるいはその他のコネクタなどの接続
手段も設けられている。

【００３７】この第１実施例の半導体装置について、そ
の使用態様及び動作を説明する。

【００３８】ＩＣ１０の抵抗網部１１に対する抵抗値ト
リミングは従来通りウエハ状態で行うことも可能である
が、ここではＩＣ組立後に行う場合について述べる。先
ず、網端部配線Ａ，Ｂ間の抵抗値を測定する。この時点
では抵抗素子Ｒａ，Ｒｂ，Ｒｃに並設されたフューズ
５，６，７が短絡しているので、ほぼ抵抗素子Ｒｄだけ
による測定値が得られる。この抵抗値が要求仕様を満足
していればそのＩＣ１０はトリミングするまでも無い
が、その抵抗値が要求仕様に満たないときには、抵抗素
子Ｒａ，Ｒｂ，Ｒｃのうち何れを加えるかを決定する。
以下、抵抗素子Ｒｂを加えれば、仕様が満足されるもの
とする。その場合、値“２”がトリミング対象の指定デ
ータとなる。

【００３９】次に、ＩＣ１０とトリミング治具１８の接
続手段との接続を確立する。そのときＩＣ１０をトリミ
ング治具１８に装着等する際に、作業者に帯電していた
静電気がＩＣ１０に対して放たれたとすると、パッド１
２からフューズ溶断電流供給ラインＣに至る放電は、ス
イッチ回路１５，１６，１７のところで止まる。パッド
１２ａからフューズ溶断電流還流ラインＤに至る放電も
同様である。また、パッド１４ｂ，１４ｃを介する放電
は、レジスタ１４，１４ａのところで止まる。何れの場
合も、放電電流がフューズ５，６，７まで届くことは無
いので、フューズ５，６，７は安全である。

【００４０】このＩＣ１０とトリミング治具１８との接
続が確立すると、定電流回路１８ａからパッド１２を介
してフューズ溶断電流供給ラインＣにフューズ溶断電流
を供給しうる状態となり、フューズ溶断電流還流ライン
Ｄからパッド１２ａを介して接地ＧＮＤへフューズ溶断
電流を還流させうる状態となり、レジスタ１４及びＳ／
Ｐ変換回路１４ａにパッド１４ｃを介してクロックＣＬ
Ｋが送られる。こうして、パッド１４ｂを介してトリミ
ング対象の指定データをシリアル転送する準備が調う。

【００４１】そして、トリミング治具１８を操作して値
“２”をマイクロプロセッサ１８ｂからＰ／Ｓ変換回路
１８ｃへ出力させると、そのシリアルデータの前後にス
タートビット及びストップビットの付加された例えばビ
ット列“１１００”がＰ／Ｓ変換回路１８ｃからＳ／Ｐ
変換回路１４ａに転送される。また、その転送に続い
て、パラレルデータに戻された値“２”即ちトリミング
対象の指定データが、レジスタ１４にロードされ、さら
にデコーダ１３へ送出される。そうすると、デコーダ１
３によってデコードラインＦが有意にされ、これに応じ
てスイッチ回路１６，１６ａが切り替わって、フューズ
溶断電流供給ラインＣ，スイッチ回路１６，フューズ
６，スイッチ回路１６ａ，及びフューズ溶断電流還流ラ
インＤのところにフューズ溶断電流が流れる。

【００４２】こうして、指定されたフューズ６が溶断し
て、抵抗網部１１における網端部配線Ａ，Ｂ間の抵抗値
が、抵抗素子Ｒｄだけの抵抗値から抵抗素子Ｒｄ＋抵抗
素子Ｒｂの抵抗値にトリミングされる。なお、抵抗網部
１１の抵抗値を測定した結果に応じて必要があれば、同
様にしてフューズ５やフューズ７を選択して溶断させる
ことで、抵抗素子Ｒａや抵抗素子Ｒｃの抵抗値も適宜追
加することができる。

【００４３】以上の説明から明らかなように、このＩＣ
１０にあっては、内部回路１５〜１６，１３等を付加し
てフューズ５〜７を選択的にカットするようにしたこと
により、追加のパッド１２，１４ｂ，１４ｃが少なくて
済むうえ、フューズ５〜７が静電気の放電によって損傷
を受けることもほとんど無い。

【００４４】

【第２実施例】図２にブロック図を示した本発明の半導
体装置の第２実施例について、その構成を説明する。こ
のＩＣ２０が上述のＩＣ１０と相違するのは、定電流回
路２２が内蔵されている点と、デコーダ１３に代わるデ
コーダ２３がトリミング対象の指定データをパラレルで
受けるようになっている点である。

【００４５】定電流回路２２は、上述の定電流回路１８
ａと同様のものであるが、トリミング治具２８ではなく
ＩＣ２０内に設けられ、他の内部回路にも共通の電源電
圧Ｖccのラインとフューズ溶断電流供給ラインＣとに接
続されていて、フューズ溶断電流をフューズ溶断電流供
給ラインＣへ供給するものである。これにより、このＩ
Ｃ２０は、フューズ溶断電流供給ラインへの電流源が内
蔵されたものとなっている。

【００４６】デコーダ２３は、概ねデコーダ１３と同様
のものであるが、レジスタ１４やＳ／Ｐ変換回路１４ａ
を介さず直接に指定データをパラレルで受けるために、
入力ラインがパッド２３ａ，２３ｂに接続されるととも
に、パッド２３ｃを介してエネーブルパルスを受けてい
る時だけデコード出力を行うようになっている。なお、
これらに対応して、トリミング治具２８は、トリミング
対象の指定データをマイクロプロセッサ２８ｂ等から受
けて保持するとともにそれをパラレルで出力するレジス
タ２８ｃを具えたものとなっている。

【００４７】この場合、ＩＣ２０とトリミング治具２８
との接続が確立した状態で、トリミング治具１８を操作
してトリミング対象の指定データをマイクロプロセッサ
２８ｂからレジスタ２８ｃへ出力させると、そのデータ
がパッド２３ａ，２３ｂを介してパラレルのままでデコ
ーダ２３に送出される。また、その送出中にマイクロプ
ロセッサ２８ｂからエネーブルパルスも出力され、これ
がパッド２３ｃを介してデコーダ２３に送られると、デ
コーダ２３によってデコードラインＥ，Ｆ，Ｇの何れか
が有意にされる。そして、スイッチ回路およびフューズ
の組５＋１５〜７＋１７のうち該当するものにフューズ
溶断電流が流れる。

【００４８】こうして、この場合も指定されたフューズ
が溶断して、抵抗網部１１における網端部配線Ａ，Ｂ間
の抵抗値Ｒ１が、抵抗素子Ｒｄだけの抵抗値から、抵抗
素子Ｒａ，Ｒｂ，Ｒｃの抵抗値が選択的に適宜付加され
たものとされる。また、この場合、ＩＣ２０の電源電圧
Ｖccのラインにサージ電流が流れたとしてもそれはフュ
ーズ溶断電流供給ラインＣに至る前に定電流回路２２に
よって弱められる。それ以外に外部からフューズ溶断電
流供給ラインＣへ直接達するものは無い。この点でも、
フューズ５，６，７は安全である。

【００４９】

【第３実施例】図３にブロック図を示した本発明の半導
体装置の第３実施例について、その構成を説明する。こ
のＩＣ３０が上述のＩＣ２０と相違するのは、定電流回
路２２が定電流回路３２に改造されている点と、デコー
ダ２３がデコーダ３３に改造されている点とである。

【００５０】具体的には、定電流回路３２がエネーブル
パルスを受けているときだけ電流を出力するようにさ
れ、デコーダ３３はデコードラインへの出力の安定を待
って定電流回路３２にエネーブルパルスを送出するよう
に変更されている。そのエネーブルパルスのパルス幅
は、フューズを溶断させるのに十分であって、なるべく
短くされる。これにより、デコーダ３３は、定電流回路
３２（電流源）の作動を最小限の時間に限定するものと
なっている。

【００５１】この場合、フューズ溶断電流供給ラインＣ
にフューズ溶断電流を流すべき時以外の時には、電源電
圧Ｖccのラインからフューズ溶断電流供給ラインＣへの
電流が定電流回路３２によって断たれるので、例え電源
電圧Ｖccのラインに不所望なサージ電流が流れることが
有ったとしても、それによってフューズ５，６，７が不
所望に溶断することは無い。こうして、フューズ５，
６，７は静電気の放電等に起因する損傷から確実に保護
される。

【００５２】

【第４実施例】図４にブロック図を示した本発明の半導
体装置の第４実施例について、その構成を説明する。こ
の定電圧レギュレータＩＣ４０が上述のＩＣ１０と相違
するのは、抵抗網部１１が対になって定電圧レギュレー
タ部４９に組み込まれている点と、デコーダ等１３，１
４，１４ａがデコーダ等４３，４４，４４ａに変更され
ている点である。

【００５３】一対の抵抗網部１１は、外部の負荷に電流
Ｉｏを出力するパッド４７へのラインに対して一方の抵
抗網部１１の網端部配線Ａが接続され、この抵抗網部１
１の網端部配線Ｂに対して他方の抵抗網部１１の網端部
配線Ａが接続され、この抵抗網部１１の網端部配線Ｂが
接地されている。そして、これは、抵抗値Ｒ１の抵抗
（一方の抵抗網部１１）と抵抗値Ｒ２の抵抗（他方の抵
抗網部１１）とが直列接続されたものに等価となり、そ
の中間接続点にはＶｄ＝（Ｒ２／（Ｒ１＋Ｒ２））×Ｖ
ｏの分圧が発生する。なお電圧Ｖｏはパッド４７におけ
る電圧である。これにより、この一対の抵抗網１１は、
抵抗網が複数直列接続された抵抗分圧回路となってい
る。

【００５４】また、デコーダ４３は、これらの抵抗網部
１１の双方をカバーするために、入力が３ビットで出力
が６ラインのものに拡張され、レジスタ４４及びＳ／Ｐ
変換回路４４ａも３ビット対応のものに拡張されてい
る。そして、パッド４４ｂを介してトリミング対象の指
定データを受けると、一対の抵抗網部１１における何れ
か任意のフューズを選択的に溶断させることで、抵抗値
Ｒ１，Ｒ２の何れもトリミングしうるものとなってい
る。

【００５５】さらに、定電圧レギュレータ部４９は、非
反転入力に基準電圧Ｖref を受け反転入力に分圧Ｖｄを
受けてその差を増幅して出力するオペアンプ４５と、こ
のオペアンプ４５の出力に従って電源電圧Ｖccのライン
からパッド４７へ流れる電流を制御するパワートランジ
スタ４６も具えている。これにより、定電圧レギュレー
タ部４９は、抵抗分圧回路にて検出した電圧Ｖｄと共通
の基準電圧Ｖref とに基づいて差動増幅の演算を行う電
圧検出回路となっている。なお、パワートランジスタ４
６は、適宜、ＭＯＳトランジスタや、ＰＮＰ又はＮＰＮ
形のバイポーラトランジスタなどから構成される。

【００５６】この場合、負荷への出力電圧Ｖｏは、一定
値（１＋Ｒ１／Ｒ２）×Ｖref に保たれる。そして、そ
の値が抵抗値Ｒ１，Ｒ２の比で定まることから、抵抗値
Ｒ１，Ｒ２の比が要求仕様を満たすようにトリミングを
行う。例えば、負荷電流Ｉｏが３０ｍＡ〜２００ｍＡ程
度の範囲で変動するＭＰＵ等の電源を安定化させるのに
定電圧レギュレータＩＣ４０が用いられる場合、値（１
＋Ｒ１／Ｒ２）が仕様値より小さいときには抵抗値Ｒ１
側の抵抗網部１１に対してトリミングが行われる。こう
して抵抗値Ｒ１の値が大きくなり、値（１＋Ｒ１／Ｒ
２）も大きくなって、仕様値に近づくような微調整が施
される。

【００５７】これに対し、値（１＋Ｒ１／Ｒ２）が仕様
値より大きいときには、抵抗値Ｒ２側の抵抗網部１１に
対してトリミングが行われて、抵抗値Ｒ２の値が大きく
なり、値（１＋Ｒ１／Ｒ２）は小さくなって、やはり仕
様値に近づくような微調整が施される。こうして、ある
いは双方のトリミングが適宜行われて、抵抗値Ｒ１，Ｒ
２の比のばらつきが１．５％〜２％以内に収められる。
なお、ＩＣの製造工程に起因したばらつきについては同
一ＩＣ内における各抵抗値Ｒ１，Ｒ２が共に大きくなっ
たり共に小さくなったり揃って変動するという傾向が強
いので、この点からも抵抗値の比を調整する方が個々の
抵抗値を調整するより容易と言える。

【００５８】

【第５実施例】図５にブロック図を示した本発明の半導
体装置の第５実施例について、その構成を説明する。こ
の電圧検出ＩＣ５０が上述の定電圧レギュレータＩＣ４
０と相違するのは、定電圧レギュレータ部４９に代えて
定電圧検出回路部５９が設けられている点である。デコ
ーダ４３やレジスタ４４等は同じである。

【００５９】定電圧検出回路部５９は、入力電圧Ｖinの
ラインと接地との間に、やはり一対の抵抗網部１１が設
けられていて、その中間接続点にＶｄ＝（Ｒ２／（Ｒ１
＋Ｒ２））×Ｖinの分圧が発生する。これにより、この
定電圧検出回路部５９も、抵抗網が複数直列接続された
抵抗分圧回路を具えたものとなっている。

【００６０】さらに、定電圧検出回路部５９は、一方の
入力に基準電圧Ｖref を受け他方の入力に分圧Ｖｄを受
けるコンパレータ５５と、パッド５７と接地ラインとに
介挿されコンパレータ５５の出力に従ってオンオフする
スイッチングトランジスタ５６も具えている。これによ
り、定電圧検出回路部５９は、抵抗分圧回路にて検出し
た電圧Ｖｄと共通の基準電圧Ｖref とに基づいて比較の
演算を行う電圧検出回路となっている。

【００６１】この場合も、一対の抵抗網部１１に対する
トリミングによって抵抗値Ｒ１，Ｒ２の比が調整され
る。そして、入力電圧Ｖinが所定値をよぎったときにパ
ッド５７を介する出力が切り替わるようになる。

【００６２】

【第６実施例】図６にブロック図を示した本発明の半導
体装置の第６実施例について、その構成を説明する。こ
のＤＣ−ＤＣコンバータＩＣ６０が上述の定電圧レギュ
レータＩＣ４０と相違するのは、定電圧レギュレータ部
４９に代えてＤＣ−ＤＣコンバータ部６９が設けられて
いる点である。なお、デコーダ４３やレジスタ４４等は
同じである。

【００６３】ＤＣ−ＤＣコンバータ部６９は、電圧Ｖｏ
の出力端子となるパッド６８ｂへのラインと接地との間
に、やはり一対の抵抗網部１１が設けられていて、その
中間接続点にＶｄ＝（Ｒ２／（Ｒ１＋Ｒ２））×Ｖｏの
分圧が発生する。これにより、このＤＣ−ＤＣコンバー
タ部６９も、抵抗網が複数直列接続された抵抗分圧回路
を具えたものとなっている。

【００６４】さらに、ＤＣ−ＤＣコンバータ部６９は、
一方の入力に基準電圧Ｖref を受け他方の入力に分圧Ｖ
ｄを受けるコンパレータ６５と、コンパレータ６５の出
力に応じて断続的に発振するオシレータ６６と、その発
振信号を増幅してパッド６７経由で外部へ出力するアン
プ６６ａと、パッド６８ａにアノードが接続されパッド
６８ｂにカソードが接続されたダイオード６８も具えて
いる。これにより、ＤＣ−ＤＣコンバータ部６９も、抵
抗分圧回路にて検出した電圧Ｖｄと共通の基準電圧Ｖre
f とに基づいて比較の演算を行う電圧検出回路となって
いる。

【００６５】この場合、パッド６８ａを介してダイオー
ド６８に慣性電流を送り込む電源部およびコイルと、オ
シレータ６６からの発振出力に従って上記慣性電流をシ
ャントするスイッチングトランジスタと、ダイオード６
８によって整流されたパッド６８ｂからの出力を平滑す
るコンデンサなどが外付けされる。そして、パッド６８
ｂからの出力電圧Ｖｏが正確に仕様を満足するように、
一対の抵抗網部１１に対するトリミングによって抵抗値
Ｒ１，Ｒ２の比が調整される。

【００６６】

【第７実施例】図７にブロック図を示した本発明の半導
体装置の第７実施例について、その構成を説明する。こ
のシステムＩＣ７０には、上述した定電圧レギュレータ
部４９が６組（Ｒｅｇ１〜Ｒｅｇ６）内蔵され、１組ず
つの定電圧検出回路部５９及びＤＣ−ＤＣコンバータ部
６９も内蔵されている。さらに、基準電圧Ｖref を発生
してそれらの回路４９，５９，６９総てに送出するバン
ドギャップ定電圧源等の電圧発生回路７１も設けられて
いる。これにより、このシステムＩＣ７０は、抵抗分圧
回路にて検出した電圧および共通の基準電圧に基づいた
演算を行う電圧検出回路が複数設けられたものとなって
いる。

【００６７】また、デコーダ７３は、各回路４９，５
９，６９における抵抗網部１１の対を総てカバーするた
めに、入力が６ビットで出力が４８ラインのものが設け
られ、レジスタ７４及びＳ／Ｐ変換回路７４ａも６ビッ
ト対応のものが設けられている。そして、パッド７４ｂ
を介してトリミング対象の指定データを受けると、１６
個の抵抗網部１１における何れか任意のフューズを選択
的に溶断させることで、各回路４９，５９，６９におけ
る抵抗分圧回路について増減いずれにもトリミングしう
るものとなっている。

【００６８】この場合、４８個のフューズに対するトリ
ミングを、３個のフューズに対する上述したＩＣ１０に
ついて追加された抵抗値トリミング用パッドと同じ抵抗
値トリミング用パッドを追加することで、実施すること
ができる。なお、各抵抗網ごとに３個のトリミング用フ
ューズが付加される場合を例に説明してきたが、それぞ
れの抵抗網に付加するトリミング用フューズの数は、仕
様に基づく要求精度と製造上のばらつきとの兼ね合い等
によって適宜任意に設けられる。

【００６９】

【発明の効果】以上の説明から明らかなように、本発明
の第１の解決手段の半導体装置にあっては、トリミング
時以外は外部との接続を断つようにしたことにより、抵
抗値トリミング用フューズの損傷が発生し難い半導体装
置を実現することができたという有利な効果が有る。

【００７０】また、本発明の第２の解決手段の半導体装
置にあっては、トリミング対象の指定をエンコードして
行えるようにしたことにより、上記効果に加えて抵抗値
トリミング用のパッドが少なくて済む半導体装置を実現
することができたという有利な効果を奏する。

【００７１】さらに、本発明の第３の解決手段の半導体
装置にあっては、サージ電流が抵抗値トリミング用フュ
ーズに到達する前に抑制されるようにしたことにより、
フューズの損傷が一層発生し難い半導体装置を実現する
ことができたという有利な効果が有る。

【００７２】また、本発明の第４の解決手段の半導体装
置にあっては、外来サージ電流に対する電流源での抑制
を強化するようにしたことにより、抵抗値トリミング用
フューズの損傷がより一層発生し難い半導体装置を実現
することができたという有利な効果を奏する。

【００７３】また、本発明の第５の解決手段の半導体装
置にあっては、フューズを溶断することで抵抗網の抵抗
値を単調に増加または減少させる単純な構造のものを用
いても、抵抗分圧の値は増減いずれにも調整しうるよう
にしたことにより、トリミング作業を容易なものにする
ことができたという有利な効果が有る。

【００７４】また、本発明の第６の解決手段の半導体装
置にあっては、ことにより、基準電圧発生回路を共通化
するとともに各抵抗分圧回路を個別にトリミングするよ
うにしたことにより、パッド数の増加を大幅に抑制する
とともに回路規模の小形化も達成することができたとい
う有利な効果を奏する。

【図面の簡単な説明】

【図１】 本発明の半導体装置の第１実施例についての
ブロック図である。

【図２】 本発明の半導体装置の第２実施例についての
ブロック図である。

【図３】 本発明の半導体装置の第３実施例についての
ブロック図である。

【図４】 本発明の半導体装置の第４実施例についての
ブロック図である。

【図５】 本発明の半導体装置の第５実施例についての
ブロック図である。

【図６】 本発明の半導体装置の第６実施例についての
ブロック図である。

【図７】 本発明の半導体装置の第７実施例についての
ブロック図である。

【図８】 抵抗網にトリミング手段を付加した半導体装
置の従来例である。

【図９】 組立後のトリミングを可能とする直截的な構
成例である。

【符号の説明】

１ ＩＣ（半導体装置） Ｒａ〜Ｒｄ 直列抵抗（抵抗網） Ｒａ，Ｒｂ，Ｒｃ，Ｒｄ 抵抗素子 Ａ，Ｂ 網端部配線 ２，３，４ トリミング素子（トリミング手
段） １ａ ＩＣ（半導体装置） ５，６，７ フューズ（トリミング手段） ５ａ，５ｂ，６ａ パッド（外部接続手段） ６ｂ，７ａ，７ｂ パッド（外部接続手段） １０ ＩＣ（半導体装置） １１ 抵抗網部（トリミング手段付き抵
抗網） Ｃ フューズ溶断電流供給ライン Ｄ フューズ溶断電流還流ライン １２，１２ａ パッド １３ デコーダ Ｅ，Ｆ，Ｇ デコードライン １４ レジスタ １４ａ Ｓ／Ｐ変換回路（シリアル−
パラレル変換回路） １４ｂ，１４ｃ パッド １５，１５ａ スイッチ回路（切換手段、トリミ
ング手段） １６，１６ａ スイッチ回路（切換手段、トリミ
ング手段） １７，１７ａ スイッチ回路（切換手段、トリミ
ング手段） １８ トリミング治具（外付け調整支援
装置） １８ａ 定電流回路（電流源） １８ｂ マイクロプロセッサ（ＭＰ
Ｕ） １８ｃ Ｐ／Ｓ変換回路（パラレル−
シリアル変換回路） ２０ ＩＣ（半導体装置） ２２ 定電流回路（電流源） ２３ デコーダ ２３ａ，３３ｂ，２３ｃ パッド ２８ トリミング治具（外付け調整支援
装置） ２８ｂ マイクロプロセッサ（ＭＰ
Ｕ） ２８ｃ レジスタ（パラレル出力回
路） ３０ ＩＣ（半導体装置） ３２ 定電流回路（電流源） ３３ デコーダ ４０ 定電圧レギュレータＩＣ（半導体装
置） ４３ デコーダ ４４ レジスタ ４４ａ Ｓ／Ｐ変換回路（シリアル−
パラレル変換回路） ４４ｂ パッド ４５ オペアンプ（誤差増幅部、演
算手段） ４６ パワートランジスタ（制御
部） ４７ パッド ４９ 定電圧レギュレータ部 ５０ 電圧検出ＩＣ（半導体装置） ５５ コンパレータ（比較部、演算
手段） ５６ スイッチングトランジスタ
（駆動部） ５７ パッド ５９ 定電圧検出回路部 ６０ ＤＣ−ＤＣコンバータＩＣ（半導体装
置） ６５ コンパレータ（比較部、演算
手段） ６６ オシレータ（ＯＳＣ、発振回
路） ６６ａ アンプ ６７ パッド ６８ ダイオード ６８ａ，６８ｂ パッド ６９ ＤＣ−ＤＣコンバータ部 ７０ システムＩＣ（半導体装置） ７１ 電圧発生回路（共通の基準電圧発
生回路） ７３ デコーダ ７４ レジスタ ７４ａ Ｓ／Ｐ変換回路（シリアル−
パラレル変換回路） ７４ｂ パッド

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】抵抗網にトリミング手段の付加された半導
   体装置において、前記トリミング手段は、フューズと、
   このフューズの接続先を前記抵抗網およびフューズ溶断
   電流供給ラインの何れかに切り換える切換手段とを備え
   たものであることを特徴とする半導体装置。
2. 【請求項２】前記フューズおよび前記切換手段の組が複
   数設けられるとともに、それらの組のうち何れかを選択
   して前記フューズ溶断電流供給ライン側への切換を行わ
   せるデコーダが付加されていることを特徴とする請求項
   １記載の半導体装置。
3. 【請求項３】前記フューズ溶断電流供給ラインへの電流
   源が内蔵されていることを特徴とする請求項１又は請求
   項２に記載された半導体装置。
4. 【請求項４】前記電流源の作動を限定する手段が設けら
   れていることを特徴とする請求項３記載の半導体装置。
5. 【請求項５】前記抵抗網が複数直列接続された抵抗分圧
   回路を備えたことを特徴とする請求項１乃至請求項４の
   何れかに記載された半導体装置。
6. 【請求項６】前記抵抗分圧回路にて検出した電圧および
   共通の基準電圧に基づいた演算を行う電圧検出回路が複
   数設けられていることを特徴とする請求項５記載の半導
   体装置。