JP3693481B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、出力回路と同じ電源により動作する内部回路を有する半導体集積回路に関するものである。
【０００２】
【従来の技術】
図６は従来の半導体集積回路の一回路構成を示している。同図において、内部回路１０及び出力回路２０は共通の電源から供給される電源電圧ＶDDで動作する。出力回路２０は、ＣＭＯＳインバータ回路であって、ＰチャネルのＭＯＳ型ＦＥＴ２１とＮチャネルのＭＯＳ型ＦＥＴ２２（以下、ＭＯＳ型ＦＥＴを単に「トランジスタ」と呼ぶ）とで構成されており、入力側ＩＮにＰチャネルのトランジスタ２１とＮチャネルのトランジスタ２２とのゲート同士が接続されており、また、Ｐチャネルのトランジスタ２１のソースは電源電圧ＶDDに接続される端子Ｄに接続されており、また、Ｎチャネルのトランジスタ２２のソースはグランドＧＮＤに接続される端子Ｇに接続されており、また、Ｐチャネルのトランジスタ２１とＮチャネルのトランジスタ２２とのドレイン同士が接続されており、この接続点に出力端子ＯＵＴが接続されている。
【０００３】
以上の構成により、入力側ＩＮの電位がローレベルとなった場合、Ｐチャネルのトランジスタ２１がＯＮ、Ｎチャネルのトランジスタ２２がＯＦＦとなり、出力端子ＯＵＴの電位はハイレベル（電源電圧ＶDD）となる。一方、入力側ＩＮの電位がハイレベルとなった場合、Ｐチャネルのトランジスタ２１がＯＦＦ、Ｎチャネルのトランジスタ２２がＯＮとなり、出力端子ＯＵＴの電位はローレベル（グランドレベル）となる。
【０００４】
【発明が解決しようとする課題】
ここで、上記従来の半導体集積回路において、図６に示すように、出力端子ＯＵＴに容量性の負荷１００が接続された場合について考えてみる。出力回路２０の入力側ＩＮの電位がハイレベルからローレベルに切り換わった際には、電源電圧ＶDDからＰチャネルのトランジスタ２１を介して負荷容量ＣKを充電する電流が流れる。一方、出力回路２０の入力側ＩＮの電位がローレベルからハイレベルに切り換わった際には、Ｎチャネルのトランジスタ２２を介してグランドＧＮＤに負荷容量ＣKを放電する電流が流れる。
【０００５】
そして、図６に示すように、電源電圧ＶDDから内部回路１０と出力回路２０への分岐点Ａまでの電源ライン、及び、内部回路１０と出力回路２０との合流点ＢからグランドＧＮＤまでの電源ラインには、それぞれ抵抗ＲD、ＲGが小さな値ながらも必ず寄生する。
【０００６】
以上の内容から、出力回路２０の入力側ＩＮの電位が切り換わる際には、抵抗ＲD、ＲGに電流が流れ、内部回路１０の動作電圧が変動してしまい、内部回路１０の動作が不安定になることがあるという問題があった。
【０００７】
尚、出力端子ＯＵＴに多くの容量性の負荷が並列に接続されるなどして、出力端子ＯＵＴに接続される負荷容量の値が大きくなるほど、また、Ｐチャネルのトランジスタ２１またはＮチャネルのトランジスタ２２の電流能力が高くなるほど、負荷容量を充放電する電流が大きくなり、この問題は顕著なものとなる。また、多くの出力回路が同時に変化する場合も同様である。
【０００８】
そこで、本発明は、出力回路と同一の電源で動作する内部回路の動作をより安定させることができる半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体集積回路では、電源電圧に接続される第１のピンと、グランドに接続される第２のピンと、前記第１、第２のピンにそれぞれ接続された第１、第２のパッドと、前記第１、第２のパッドに接続された内部回路と、前記第１、第２のパッドにそれぞれ接続された第３、第４のパッドと、前記第３、第４のパッドにそれぞれ接続された第３、第４のピンと、前記第３、第４のピンにそれぞれ接続された第５、第６のパッドと、前記第５、第６のパッドに接続された出力回路と、前記第３、第４のピンに接続されたことにより、前記出力回路と並列に接続されたコンデンサとを備え、前記第１のパッドと前記第３のパッドとの間、および前記第２のパッドと前記第４のパッドの間は配線をジグザグに引き回しているものである。
【００１０】
以上の構成において、新たに設けた端子に容量素子を接続すれば、容量性の負荷が接続された場合、負荷容量を充放電する電流は上記容量素子からも供給されるようになり、電源端子側から供給される充放電電流が減少する。これにより、出力回路が動作したときの電源電圧の変動による内部回路への影響が低減される。
【００１１】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。多くの出力回路が同期して動作することにより、瞬間的に大電流が流れることが多いクロックジェネレータの場合について説明する。図１は本発明の半導体集積回路の一実施形態であるクロックジェネレータのブロック図である。位相比較器３、ローパスフィルタ４、及び、電圧制御発振器５によりＰＬＬ（位相同期ループ）が形成されている。水晶発振器１からのクロックが分周期２により１／Ｎ倍に分周されて位相比較器３に入力される。また、電圧制御発振器５の出力は分周期６により１／Ｍ倍に分周されて位相比較器３に入力されるとともに、電圧制御発振器５の出力は分周期７により１／Ｐに分周されて、バッファ（出力回路）８に入力される。以上の構成により、水晶発振器１の発振周波数をｆXとすると、クロックジェネレータの出力周波数ｆOUTは、ｆOUT＝ｆX×Ｍ／Ｎ×１／Ｐとなる。
【００１２】
そして、図２に示すように、バッファ８は従来技術として挙げた半導体集積回路における出力回路２０と同一の構成であるが、それらの端子間に所定の素子を接続することによって、電源に対してバッファ８と所定の素子とが直に並列に接続される端子ＰＤ、ＰＧを設けている。尚、本実施形態のクロックジェネレータでは、水晶発振器１、位相比較器３、ローパスフィルタ４、及び、電圧制御発振器５が出力回路であるバッファ８と同一の電源により動作する内部回路１０に相当する。
【００１３】
さて、図２に示すように、端子ＰＤと端子ＰＧとの間にコンデンサＣを接続するとともに、出力端子ＯＵＴに容量性の負荷１００が接続された場合について考えてみる。尚、コンデンサＣは外付けであって、負荷容量ＣKは負荷内に寄生したものであるとして、コンデンサＣの容量値は負荷容量ＣKの値よりも十分大きくなっており、また、コンデンサＣは電源電圧ＶDDにより予め充電されているものとする。
【００１４】
バッファ８の入力側ＩＮがハイレベルからローレベルになると、負荷容量ＣKを充電する充電電流が流れるが、この充電電流は端子ＰＤ側からコンデンサＣに蓄積された電荷が放電することによっても供給され、端子Ｄ側から供給する電流が減少する。また、バッファ８の入力側ＩＮがローレベルからハイレベルになると、負荷容量ＣKを放電する放電電流が流れるが、この放電電流は端子ＰＧを介してコンデンサＣを充電する電流として流れ、端子Ｇ側に流れ込む電流が減少する。
【００１５】
以上のように、負荷容量を充放電する電流が端子ＰＤ及びＰＧを介してコンデンサＣによって吸収され、端子Ｄ及びＧを介して電源から供給される電流が減少するので、内部回路１０の動作電圧の変動が抑制される。したがって、容量性の負荷１００が接続された際における内部回路１０の動作はより安定したものとなり、本実施形態のクロックジェネレータによれば、安定したクロックを得ることができる。
【００１６】
そして、図３に示すように、バッファ８と電源との間、すなわち、バッファ８とコンデンサＣとの接続点ＳD、ＳGと点Ａ、Ｂとのそれぞれの間に意図的にインダクタンスＬを設けるようにしてもよい。このようにすれば、インダクタンスは高周波成分に対しては高い抵抗値を示すことから、負荷容量ＣKを充放電する電流の高周波成分についてはより確実にコンデンサＣによって吸収され、内部回路の動作はより一層安定する。
【００１７】
次に、図４にＩＣチップの構造及びＩＣチップをパッケージに封止するときの構造を示す。同図において、ｄは電源電圧ＶDDに接続されるピンＤに導通するパッドであり、ｇはグランドＧＮＤに接続されるピンＧに導通するパッドであり、また、ｐｄ、ｐｇはそれらのピン間にコンデンサＣが接続されるピンＰＤ、ＰＧにそれぞれ導通するとともに、バッファ８に電源を供給するパッドである。そして、パッドｄとパッドｐｄとの間、及び、パッドｇとパッドｐｇとの間は、例えばアルミ配線を細くするとともに、ジグザグに引き回すなどして距離をかせぐことによって、インダクタンスを大きくしている。
【００１８】
ここで、パッドとピンとをワイヤボンディングで導通させる場合、通常１つのピンに２本のワイヤを張ることができるので、図５に示すような構造にしてもよい。同図において、ｐｄ１、ｐｇ１はパッドｄ、ｇに配線間のインダクタンスが大きくなるようにそれぞれ接続されたパッドであり、また、ｐｄ２、ｐｇ２はバッファ８に電源を供給するパッドであり、パッドｐｄ１とパッドｐｄ２とをピンＰＤに、パッドｐｇ１とパッドｐｇ２とをピンＰＧに、それぞれワイヤボンディングしている。
【００１９】
このようにすれば、パッドとピンとを導通させるワイヤにもインダクタンスが存在することを考えると、図４に示したパッドとピンとの関係でワイヤボンディングするよりも、バッファ８と電源との間のインダクタンスに対して、バッファ８とコンデンサＣとの間のインダクタンスをより小さくすることができ、さらに効果的である。
【００２０】
また、ピンＰＤとピンＰＧとの間にコンデンサＣが外付けされるわけであるが、この外付けの配線に寄生するインダクタンスが大きくなってしまうと、電源とバッファ８との間に設けたインダクタンスが無駄になってしまうので、コンデンサＣとの配線長ができるだけ小さくなる（バッファ８とコンデンサＣとの間のインダクタンスが小さくなる）ように、ピンＰＤとピンＰＧとを配置することが望ましい。従って、コンデンサＣをパッケージ内に封止して、パッドとコンデンサＣとを直接ワイヤボンディングするようにしても構わない。
【００２１】
尚、本発明は上記実施形態に限定されるものではなく、出力回路と同一の電源により動作する内部回路を有するものであれば、様々な機能の半導体集積回路に適用され得る。
【００２２】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、出力回路に瞬間的に大電流が流れた場合における内部回路の動作電圧の変動が抑制されるので、出力回路と同一の電源により動作する内部回路の動作をより安定させることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態であるクロックジェネレータのブロック図である。
【図２】 バッファ周辺の構成を示す図である。
【図３】 バッファ周辺の構成を示す図である。
【図４】 本発明の半導体集積回路のチップ上面図である。
【図５】 本発明の半導体集積回路のチップ上面図である。
【図６】 従来の半導体集積回路の一回路構成を示す図である。
【符号の説明】
１ 水晶発振器
２ 分周期（１／Ｎ倍）
３ 位相比較器
４ ローパスフィルタ
５ 電圧制御発振器
６ 分周期（１／Ｍ倍）
７ 分周期（１／Ｐ倍）
８ バッファ
１０ 内部回路
２０ 出力回路
２１ ＰチャネルのＭＯＳ型ＦＥＴ
２２ ＮチャネルのＭＯＳ型ＦＥＴ
１００ 容量性の負荷
Ｃ コンデンサ
ＣK 負荷容量
ＲD、ＲG 寄生抵抗
Ｌ インダクタンス
【発明の属する技術分野】
本発明は、出力回路と同じ電源により動作する内部回路を有する半導体集積回路に関するものである。
【０００２】
【従来の技術】
図６は従来の半導体集積回路の一回路構成を示している。同図において、内部回路１０及び出力回路２０は共通の電源から供給される電源電圧ＶDDで動作する。出力回路２０は、ＣＭＯＳインバータ回路であって、ＰチャネルのＭＯＳ型ＦＥＴ２１とＮチャネルのＭＯＳ型ＦＥＴ２２（以下、ＭＯＳ型ＦＥＴを単に「トランジスタ」と呼ぶ）とで構成されており、入力側ＩＮにＰチャネルのトランジスタ２１とＮチャネルのトランジスタ２２とのゲート同士が接続されており、また、Ｐチャネルのトランジスタ２１のソースは電源電圧ＶDDに接続される端子Ｄに接続されており、また、Ｎチャネルのトランジスタ２２のソースはグランドＧＮＤに接続される端子Ｇに接続されており、また、Ｐチャネルのトランジスタ２１とＮチャネルのトランジスタ２２とのドレイン同士が接続されており、この接続点に出力端子ＯＵＴが接続されている。
【０００３】
以上の構成により、入力側ＩＮの電位がローレベルとなった場合、Ｐチャネルのトランジスタ２１がＯＮ、Ｎチャネルのトランジスタ２２がＯＦＦとなり、出力端子ＯＵＴの電位はハイレベル（電源電圧ＶDD）となる。一方、入力側ＩＮの電位がハイレベルとなった場合、Ｐチャネルのトランジスタ２１がＯＦＦ、Ｎチャネルのトランジスタ２２がＯＮとなり、出力端子ＯＵＴの電位はローレベル（グランドレベル）となる。
【０００４】
【発明が解決しようとする課題】
ここで、上記従来の半導体集積回路において、図６に示すように、出力端子ＯＵＴに容量性の負荷１００が接続された場合について考えてみる。出力回路２０の入力側ＩＮの電位がハイレベルからローレベルに切り換わった際には、電源電圧ＶDDからＰチャネルのトランジスタ２１を介して負荷容量ＣKを充電する電流が流れる。一方、出力回路２０の入力側ＩＮの電位がローレベルからハイレベルに切り換わった際には、Ｎチャネルのトランジスタ２２を介してグランドＧＮＤに負荷容量ＣKを放電する電流が流れる。
【０００５】
そして、図６に示すように、電源電圧ＶDDから内部回路１０と出力回路２０への分岐点Ａまでの電源ライン、及び、内部回路１０と出力回路２０との合流点ＢからグランドＧＮＤまでの電源ラインには、それぞれ抵抗ＲD、ＲGが小さな値ながらも必ず寄生する。
【０００６】
以上の内容から、出力回路２０の入力側ＩＮの電位が切り換わる際には、抵抗ＲD、ＲGに電流が流れ、内部回路１０の動作電圧が変動してしまい、内部回路１０の動作が不安定になることがあるという問題があった。
【０００７】
尚、出力端子ＯＵＴに多くの容量性の負荷が並列に接続されるなどして、出力端子ＯＵＴに接続される負荷容量の値が大きくなるほど、また、Ｐチャネルのトランジスタ２１またはＮチャネルのトランジスタ２２の電流能力が高くなるほど、負荷容量を充放電する電流が大きくなり、この問題は顕著なものとなる。また、多くの出力回路が同時に変化する場合も同様である。
【０００８】
そこで、本発明は、出力回路と同一の電源で動作する内部回路の動作をより安定させることができる半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体集積回路では、電源電圧に接続される第１のピンと、グランドに接続される第２のピンと、前記第１、第２のピンにそれぞれ接続された第１、第２のパッドと、前記第１、第２のパッドに接続された内部回路と、前記第１、第２のパッドにそれぞれ接続された第３、第４のパッドと、前記第３、第４のパッドにそれぞれ接続された第３、第４のピンと、前記第３、第４のピンにそれぞれ接続された第５、第６のパッドと、前記第５、第６のパッドに接続された出力回路と、前記第３、第４のピンに接続されたことにより、前記出力回路と並列に接続されたコンデンサとを備え、前記第１のパッドと前記第３のパッドとの間、および前記第２のパッドと前記第４のパッドの間は配線をジグザグに引き回しているものである。
【００１０】
以上の構成において、新たに設けた端子に容量素子を接続すれば、容量性の負荷が接続された場合、負荷容量を充放電する電流は上記容量素子からも供給されるようになり、電源端子側から供給される充放電電流が減少する。これにより、出力回路が動作したときの電源電圧の変動による内部回路への影響が低減される。
【００１１】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。多くの出力回路が同期して動作することにより、瞬間的に大電流が流れることが多いクロックジェネレータの場合について説明する。図１は本発明の半導体集積回路の一実施形態であるクロックジェネレータのブロック図である。位相比較器３、ローパスフィルタ４、及び、電圧制御発振器５によりＰＬＬ（位相同期ループ）が形成されている。水晶発振器１からのクロックが分周期２により１／Ｎ倍に分周されて位相比較器３に入力される。また、電圧制御発振器５の出力は分周期６により１／Ｍ倍に分周されて位相比較器３に入力されるとともに、電圧制御発振器５の出力は分周期７により１／Ｐに分周されて、バッファ（出力回路）８に入力される。以上の構成により、水晶発振器１の発振周波数をｆXとすると、クロックジェネレータの出力周波数ｆOUTは、ｆOUT＝ｆX×Ｍ／Ｎ×１／Ｐとなる。
【００１２】
そして、図２に示すように、バッファ８は従来技術として挙げた半導体集積回路における出力回路２０と同一の構成であるが、それらの端子間に所定の素子を接続することによって、電源に対してバッファ８と所定の素子とが直に並列に接続される端子ＰＤ、ＰＧを設けている。尚、本実施形態のクロックジェネレータでは、水晶発振器１、位相比較器３、ローパスフィルタ４、及び、電圧制御発振器５が出力回路であるバッファ８と同一の電源により動作する内部回路１０に相当する。
【００１３】
さて、図２に示すように、端子ＰＤと端子ＰＧとの間にコンデンサＣを接続するとともに、出力端子ＯＵＴに容量性の負荷１００が接続された場合について考えてみる。尚、コンデンサＣは外付けであって、負荷容量ＣKは負荷内に寄生したものであるとして、コンデンサＣの容量値は負荷容量ＣKの値よりも十分大きくなっており、また、コンデンサＣは電源電圧ＶDDにより予め充電されているものとする。
【００１４】
バッファ８の入力側ＩＮがハイレベルからローレベルになると、負荷容量ＣKを充電する充電電流が流れるが、この充電電流は端子ＰＤ側からコンデンサＣに蓄積された電荷が放電することによっても供給され、端子Ｄ側から供給する電流が減少する。また、バッファ８の入力側ＩＮがローレベルからハイレベルになると、負荷容量ＣKを放電する放電電流が流れるが、この放電電流は端子ＰＧを介してコンデンサＣを充電する電流として流れ、端子Ｇ側に流れ込む電流が減少する。
【００１５】
以上のように、負荷容量を充放電する電流が端子ＰＤ及びＰＧを介してコンデンサＣによって吸収され、端子Ｄ及びＧを介して電源から供給される電流が減少するので、内部回路１０の動作電圧の変動が抑制される。したがって、容量性の負荷１００が接続された際における内部回路１０の動作はより安定したものとなり、本実施形態のクロックジェネレータによれば、安定したクロックを得ることができる。
【００１６】
そして、図３に示すように、バッファ８と電源との間、すなわち、バッファ８とコンデンサＣとの接続点ＳD、ＳGと点Ａ、Ｂとのそれぞれの間に意図的にインダクタンスＬを設けるようにしてもよい。このようにすれば、インダクタンスは高周波成分に対しては高い抵抗値を示すことから、負荷容量ＣKを充放電する電流の高周波成分についてはより確実にコンデンサＣによって吸収され、内部回路の動作はより一層安定する。
【００１７】
次に、図４にＩＣチップの構造及びＩＣチップをパッケージに封止するときの構造を示す。同図において、ｄは電源電圧ＶDDに接続されるピンＤに導通するパッドであり、ｇはグランドＧＮＤに接続されるピンＧに導通するパッドであり、また、ｐｄ、ｐｇはそれらのピン間にコンデンサＣが接続されるピンＰＤ、ＰＧにそれぞれ導通するとともに、バッファ８に電源を供給するパッドである。そして、パッドｄとパッドｐｄとの間、及び、パッドｇとパッドｐｇとの間は、例えばアルミ配線を細くするとともに、ジグザグに引き回すなどして距離をかせぐことによって、インダクタンスを大きくしている。
【００１８】
ここで、パッドとピンとをワイヤボンディングで導通させる場合、通常１つのピンに２本のワイヤを張ることができるので、図５に示すような構造にしてもよい。同図において、ｐｄ１、ｐｇ１はパッドｄ、ｇに配線間のインダクタンスが大きくなるようにそれぞれ接続されたパッドであり、また、ｐｄ２、ｐｇ２はバッファ８に電源を供給するパッドであり、パッドｐｄ１とパッドｐｄ２とをピンＰＤに、パッドｐｇ１とパッドｐｇ２とをピンＰＧに、それぞれワイヤボンディングしている。
【００１９】
このようにすれば、パッドとピンとを導通させるワイヤにもインダクタンスが存在することを考えると、図４に示したパッドとピンとの関係でワイヤボンディングするよりも、バッファ８と電源との間のインダクタンスに対して、バッファ８とコンデンサＣとの間のインダクタンスをより小さくすることができ、さらに効果的である。
【００２０】
また、ピンＰＤとピンＰＧとの間にコンデンサＣが外付けされるわけであるが、この外付けの配線に寄生するインダクタンスが大きくなってしまうと、電源とバッファ８との間に設けたインダクタンスが無駄になってしまうので、コンデンサＣとの配線長ができるだけ小さくなる（バッファ８とコンデンサＣとの間のインダクタンスが小さくなる）ように、ピンＰＤとピンＰＧとを配置することが望ましい。従って、コンデンサＣをパッケージ内に封止して、パッドとコンデンサＣとを直接ワイヤボンディングするようにしても構わない。
【００２１】
尚、本発明は上記実施形態に限定されるものではなく、出力回路と同一の電源により動作する内部回路を有するものであれば、様々な機能の半導体集積回路に適用され得る。
【００２２】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、出力回路に瞬間的に大電流が流れた場合における内部回路の動作電圧の変動が抑制されるので、出力回路と同一の電源により動作する内部回路の動作をより安定させることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態であるクロックジェネレータのブロック図である。
【図２】 バッファ周辺の構成を示す図である。
【図３】 バッファ周辺の構成を示す図である。
【図４】 本発明の半導体集積回路のチップ上面図である。
【図５】 本発明の半導体集積回路のチップ上面図である。
【図６】 従来の半導体集積回路の一回路構成を示す図である。
【符号の説明】
１ 水晶発振器
２ 分周期（１／Ｎ倍）
３ 位相比較器
４ ローパスフィルタ
５ 電圧制御発振器
６ 分周期（１／Ｍ倍）
７ 分周期（１／Ｐ倍）
８ バッファ
１０ 内部回路
２０ 出力回路
２１ ＰチャネルのＭＯＳ型ＦＥＴ
２２ ＮチャネルのＭＯＳ型ＦＥＴ
１００ 容量性の負荷
Ｃ コンデンサ
ＣK 負荷容量
ＲD、ＲG 寄生抵抗
Ｌ インダクタンス
Claims (1)
- 電源電圧に接続される第１のピンと、
グランドに接続される第２のピンと、
前記第１、第２のピンにそれぞれ接続された第１、第２のパッドと、
前記第１、第２のパッドに接続された内部回路と、
前記第１、第２のパッドにそれぞれ接続された第３、第４のパッドと、
前記第３、第４のパッドにそれぞれ接続された第３、第４のピンと、
前記第３、第４のピンにそれぞれ接続された第５、第６のパッドと、
前記第５、第６のパッドに接続された出力回路と、
前記第３、第４のピンに接続されたことにより、前記出力回路と並列に接続されたコンデンサと
を備え、
前記第１のパッドと前記第３のパッドとの間、および前記第２のパッドと前記第４のパッドの間は配線をジグザグに引き回していることを特徴とする半導体集積回路。
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| JPH11234112A JPH11234112A (ja) | 1999-08-27 |
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ID=12285060
Family Applications (1)
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|---|---|---|---|
| JP02976198A Expired - Fee Related JP3693481B2 (ja) | 1998-02-12 | 1998-02-12 | 半導体集積回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JP3693481B2 (ja) |
Families Citing this family (1)
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|---|---|---|---|---|
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783603A (en) * | 1987-01-08 | 1988-11-08 | Cypress Semiconductor Corporation | TTL to MOS converter with power supply noise rejection |
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| US5444402A (en) * | 1993-01-29 | 1995-08-22 | Advanced Micro Devices | Variable strength clock signal driver and method of manufacturing the same |
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1998
- 1998-02-12 JP JP02976198A patent/JP3693481B2/ja not_active Expired - Fee Related
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1999
- 1999-01-06 US US09/225,496 patent/US6140865A/en not_active Expired - Fee Related
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| JPH11234112A (ja) | 1999-08-27 |
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