JPH1174770A - Ｃｍｏｓ集積回路用レギュレータ及びそれを用いてノイズを低減させる方法 - Google Patents
Ｃｍｏｓ集積回路用レギュレータ及びそれを用いてノイズを低減させる方法Info
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- JPH1174770A JPH1174770A JP10179003A JP17900398A JPH1174770A JP H1174770 A JPH1174770 A JP H1174770A JP 10179003 A JP10179003 A JP 10179003A JP 17900398 A JP17900398 A JP 17900398A JP H1174770 A JPH1174770 A JP H1174770A
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
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Abstract
(57)【要約】
【課題】混合モード回路におけるノイズを低減させるＣ
ＭＯＳ集積回路用レギュレータ及びそれを用いてノイズ
を低減させる方法を提供すること。 【解決手段】ＣＭＯＳ230に電力を供給する供給線204,
206と、供給線204, 206に結合された電流供給源214, 22
4と、供給線204, 206に結合されたキャパシタ208と、論
理状態の遷移中に、確実に電流がＣＭＯＳ230に供給さ
れるように、供給線204, 206に結合されたドレイン接地
回路202とを備える。供給線204の電圧レベルがクランプ
されるため、ゲートの論理状態の遷移中における電流供
給源214からの電流は、トランジスタ218, 228からＣＭ
ＯＳ230のゲートへ逸れて、これにより、発生するノイ
ズが最小化される。
ＭＯＳ集積回路用レギュレータ及びそれを用いてノイズ
を低減させる方法を提供すること。 【解決手段】ＣＭＯＳ230に電力を供給する供給線204,
206と、供給線204, 206に結合された電流供給源214, 22
4と、供給線204, 206に結合されたキャパシタ208と、論
理状態の遷移中に、確実に電流がＣＭＯＳ230に供給さ
れるように、供給線204, 206に結合されたドレイン接地
回路202とを備える。供給線204の電圧レベルがクランプ
されるため、ゲートの論理状態の遷移中における電流供
給源214からの電流は、トランジスタ218, 228からＣＭ
ＯＳ230のゲートへ逸れて、これにより、発生するノイ
ズが最小化される。
Description
【０００１】
【発明の属する技術分野】本発明は、相補型金属酸化膜
半導体（以下、単に「ＣＭＯＳ」という）集積回路に関
し、更に詳しくは、混合モード集積回路で発生するデジ
タル信号ノイズを低減させるＣＭＯＳ集積回路用レギュ
レータ及びそれを用いてノイズを低減させる方法に関す
るものである。
半導体（以下、単に「ＣＭＯＳ」という）集積回路に関
し、更に詳しくは、混合モード集積回路で発生するデジ
タル信号ノイズを低減させるＣＭＯＳ集積回路用レギュ
レータ及びそれを用いてノイズを低減させる方法に関す
るものである。
【０００２】
【従来の技術】ＣＭＯＳ集積回路は、多くのデジタルロ
ジックアプリケーションで使用されている。この回路
は、高速で、しかも、スタティック状態又はノンスイッ
チング状態において、ほとんど電力を消費することがな
い。
ジックアプリケーションで使用されている。この回路
は、高速で、しかも、スタティック状態又はノンスイッ
チング状態において、ほとんど電力を消費することがな
い。
【０００３】図１は、基本的なＣＭＯＳインバータ10の
回路構成及びその基本的な構成要素を概念的に示したも
のである。インバータ10は、入力ノード12、出力ノード
14、Ｐチャネルトランジスタ16及びＮチャネルトランジ
スタ18を有している。これらのトランジスタは、図示さ
れるように、それぞれ、電源VDD及びグランドGNDに接続
され、ゲート同士が連結されている。その動作について
は、入力ノード12がＬレベルのときは、Ｎチャネルトラ
ンジスタ18は、非導通状態になり、Ｐチャネルトランジ
スタ16は、導通状態になり、これにより、出力ノード14
には、電源電圧VDDが出力される。入力ノード12がＨレ
ベルのときは、Ｐチャネルトランジスタ16は、非導通状
態になり、Ｎチャネルトランジスタ18は、導通状態にな
り、これにより、出力ノード14には、接地電圧VSSが出
力される。
回路構成及びその基本的な構成要素を概念的に示したも
のである。インバータ10は、入力ノード12、出力ノード
14、Ｐチャネルトランジスタ16及びＮチャネルトランジ
スタ18を有している。これらのトランジスタは、図示さ
れるように、それぞれ、電源VDD及びグランドGNDに接続
され、ゲート同士が連結されている。その動作について
は、入力ノード12がＬレベルのときは、Ｎチャネルトラ
ンジスタ18は、非導通状態になり、Ｐチャネルトランジ
スタ16は、導通状態になり、これにより、出力ノード14
には、電源電圧VDDが出力される。入力ノード12がＨレ
ベルのときは、Ｐチャネルトランジスタ16は、非導通状
態になり、Ｎチャネルトランジスタ18は、導通状態にな
り、これにより、出力ノード14には、接地電圧VSSが出
力される。
【０００４】
【発明が解決しようとする課題】例えば、インバータ10
のようなＣＭＯＳデバイスが定常状態にあるときには
（出力状態の切り換わりがない場合）、電流は、電源か
らインバータへ流れることはない。インバータ出力がＬ
レベルからＨレベルに切り換わると、２つの電流成分、
すなわち、オーバーラップ電流及び変位電流は、電源電
圧VDDから降下する。オーバーラップ電流は、両トラン
ジスタが導通しているごく短時間に存在し、ＰＭＯＳ及
びＮＭＯＳトランジスタの両方を通って、グランドへ流
れ込む。数１で表される変位電流は、ＰＭＯＳトランジ
スタを通り、これにより、負荷キャパシタンスClが充電
される。
のようなＣＭＯＳデバイスが定常状態にあるときには
（出力状態の切り換わりがない場合）、電流は、電源か
らインバータへ流れることはない。インバータ出力がＬ
レベルからＨレベルに切り換わると、２つの電流成分、
すなわち、オーバーラップ電流及び変位電流は、電源電
圧VDDから降下する。オーバーラップ電流は、両トラン
ジスタが導通しているごく短時間に存在し、ＰＭＯＳ及
びＮＭＯＳトランジスタの両方を通って、グランドへ流
れ込む。数１で表される変位電流は、ＰＭＯＳトランジ
スタを通り、これにより、負荷キャパシタンスClが充電
される。
【０００５】
【数１】
【０００６】高スイッチング周波数では、変位電流は大
きい。変位電流が、寄生抵抗や、デジタル電力供給グリ
ッド、結合パッド、結合ワイヤ、パッケージピン等と組
み合わせたインダクタンスを流れると、デジタルスイッ
チングノイズが発生する。デジタル電源電圧VDD供給線
が基板（ＰウエルＣＭＯＳ技術において通常使用され
る）に接続されると、ゲートでの負荷の充放電による電
流サージに起因する電力供給スイッチングノイズは、Ｎ
−基板に直接発生し、アナログ回路により共有される。
このデジタルスイッチングノイズは、相当に高感度なア
ナログ回路の動作に問題を起こす。ＣＭＯＳスタティッ
ク型ロジックに加え、ダイナミック型ロジックのような
他のロジックファミリもまた、よく似たノイズ生成問題
を呈する。
きい。変位電流が、寄生抵抗や、デジタル電力供給グリ
ッド、結合パッド、結合ワイヤ、パッケージピン等と組
み合わせたインダクタンスを流れると、デジタルスイッ
チングノイズが発生する。デジタル電源電圧VDD供給線
が基板（ＰウエルＣＭＯＳ技術において通常使用され
る）に接続されると、ゲートでの負荷の充放電による電
流サージに起因する電力供給スイッチングノイズは、Ｎ
−基板に直接発生し、アナログ回路により共有される。
このデジタルスイッチングノイズは、相当に高感度なア
ナログ回路の動作に問題を起こす。ＣＭＯＳスタティッ
ク型ロジックに加え、ダイナミック型ロジックのような
他のロジックファミリもまた、よく似たノイズ生成問題
を呈する。
【０００７】このような問題を解決するため、従来は、
アナログ部分とデジタル部分との間に電力供給フィルタ
を設けたり、その間隔を充分にとったり、又は、その間
に発散保護バンドを設けたりしていた。また、そのよう
な問題を解決するため、アナログ供給線とデジタル供給
線とを離したり、結合パッドや結合ワイヤその他パッケ
ージピンを離したりしていた。しかしながら、どのよう
な手法も受け入れられるものではなかった。
アナログ部分とデジタル部分との間に電力供給フィルタ
を設けたり、その間隔を充分にとったり、又は、その間
に発散保護バンドを設けたりしていた。また、そのよう
な問題を解決するため、アナログ供給線とデジタル供給
線とを離したり、結合パッドや結合ワイヤその他パッケ
ージピンを離したりしていた。しかしながら、どのよう
な手法も受け入れられるものではなかった。
【０００８】更に、これらの試みは、チップ上のスタテ
ィック型ロジックゲートから基板を通ってアナログ回路
へと転送されるノイズを除去するのみにとどまってい
た。そして、これらの試みは、高価なシリコンの購入に
費用がかかるという問題を招くとともに、回路をより複
雑なものにしていた。
ィック型ロジックゲートから基板を通ってアナログ回路
へと転送されるノイズを除去するのみにとどまってい
た。そして、これらの試みは、高価なシリコンの購入に
費用がかかるという問題を招くとともに、回路をより複
雑なものにしていた。
【０００９】折り返しソースカップルドロジック（ＦＳ
ＣＬ）や電流スティアリングロジック（ＣＳＬ）のよう
な他のロジックファミリの使用は、確かに利点がある一
方、これらの技術の使用は、回路の再設計を必要とす
る。しかも、ＦＳＣＬやＣＳＬのような他の論理ファミ
リを使用するよりは、ＣＭＯＳ回路を設計し直した方が
得られる利点が大きい。
ＣＬ）や電流スティアリングロジック（ＣＳＬ）のよう
な他のロジックファミリの使用は、確かに利点がある一
方、これらの技術の使用は、回路の再設計を必要とす
る。しかも、ＦＳＣＬやＣＳＬのような他の論理ファミ
リを使用するよりは、ＣＭＯＳ回路を設計し直した方が
得られる利点が大きい。
【００１０】そのためには、混合モード集積回路でのＣ
ＭＯＳ回路により発生したデジタルスイッチングノイズ
の発生を最小化し除去することが望まれる。また、混合
モード集積回路での取扱方法を簡単にできるように、一
般的なＣＭＯＳ回路トポロジーを維持することも望まれ
る。
ＭＯＳ回路により発生したデジタルスイッチングノイズ
の発生を最小化し除去することが望まれる。また、混合
モード集積回路での取扱方法を簡単にできるように、一
般的なＣＭＯＳ回路トポロジーを維持することも望まれ
る。
【００１１】本発明は、遷移状態にある論理ゲート群に
一定の電流を供給することにより、混合モード回路で発
生するノイズを低減させることが可能なＣＭＯＳ集積回
路用レギュレータを提供することを目的とする。また、
ＣＭＯＳ集積回路用レギュレータを用いてノイズを低減
させる方法を提供することを目的とする。
一定の電流を供給することにより、混合モード回路で発
生するノイズを低減させることが可能なＣＭＯＳ集積回
路用レギュレータを提供することを目的とする。また、
ＣＭＯＳ集積回路用レギュレータを用いてノイズを低減
させる方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係るＣＭＯＳ集積回路用レギュレータは、
混合モードにおけるノイズを低減させるものであって、
少なくとも１つの論理状態を有する回路のＣＭＯＳゲー
トに電力を供給する供給線と、前記供給線に結合された
電流供給源と、前記供給線に結合された充電手段と、論
理状態の遷移中において、確実に電流が前記ＣＭＯＳゲ
ートに供給されるように、前記供給線に結合されたドレ
イン接地回路とを備えたことを要旨とするものである。
に、本発明に係るＣＭＯＳ集積回路用レギュレータは、
混合モードにおけるノイズを低減させるものであって、
少なくとも１つの論理状態を有する回路のＣＭＯＳゲー
トに電力を供給する供給線と、前記供給線に結合された
電流供給源と、前記供給線に結合された充電手段と、論
理状態の遷移中において、確実に電流が前記ＣＭＯＳゲ
ートに供給されるように、前記供給線に結合されたドレ
イン接地回路とを備えたことを要旨とするものである。
【００１３】上記構成を備えた本発明に係るＣＭＯＳ集
積回路用レギュレータによれば、供給線の電圧レベルが
クランプされ、ゲートの論理状態の遷移中における電流
供給源からの電流は、クランピング手段からＣＭＯＳゲ
ートへ逸れて、これにより、発生するノイズが最小化さ
れる。
積回路用レギュレータによれば、供給線の電圧レベルが
クランプされ、ゲートの論理状態の遷移中における電流
供給源からの電流は、クランピング手段からＣＭＯＳゲ
ートへ逸れて、これにより、発生するノイズが最小化さ
れる。
【００１４】また、本発明に係る他のＣＭＯＳ集積回路
用レギュレータは、少なくとも一つの論理状態を有する
少なくとも一つのゲートを含むＣＭＯＳを含み、混合モ
ードにおけるノイズを低減させるものであって、ＣＭＯ
Ｓに結合された一組の電力供給線と、前記一組の電力供
給線に結合されたドレイン接地回路と、それぞれの前記
供給線に結合された電流供給源と、論理状態の遷移中
に、確実に電流が前記ＣＭＯＳゲートに供給されるよう
に、前記供給線に結合され、かつ、前記ＣＭＯＳに電気
的に並列的に接続された充電手段とを備えたものである
ことを要旨とするものである。
用レギュレータは、少なくとも一つの論理状態を有する
少なくとも一つのゲートを含むＣＭＯＳを含み、混合モ
ードにおけるノイズを低減させるものであって、ＣＭＯ
Ｓに結合された一組の電力供給線と、前記一組の電力供
給線に結合されたドレイン接地回路と、それぞれの前記
供給線に結合された電流供給源と、論理状態の遷移中
に、確実に電流が前記ＣＭＯＳゲートに供給されるよう
に、前記供給線に結合され、かつ、前記ＣＭＯＳに電気
的に並列的に接続された充電手段とを備えたものである
ことを要旨とするものである。
【００１５】また、本発明に係るＣＭＯＳ集積回路用レ
ギュレータを用いてノイズを低減させる方法は、少なく
とも一つの論理状態を有する少なくとも一つのゲートを
含むＣＭＯＳを含む混合モード回路において用いられる
方法であって、前記ＣＭＯＳに一組の電力供給線を結合
する工程と、前記ＣＭＯＳが静止状態にある場合に、前
記電力供給線のレベルをクランプする工程と、前記ＣＭ
ＯＳが静止状態にある場合に、該ＣＭＯＳに電気的に並
列的に接続された前記電力供給線に結合されたキャパシ
タを充電する工程と、論理状態の遷移中に、前記電力供
給線と前記キャパシタとに結合された少なくとも一つの
電流供給源から、前記ＣＭＯＳへ電流を供給し、その遷
移により発生したノイズの発生を最小化する工程とから
なることを要旨とするものである。
ギュレータを用いてノイズを低減させる方法は、少なく
とも一つの論理状態を有する少なくとも一つのゲートを
含むＣＭＯＳを含む混合モード回路において用いられる
方法であって、前記ＣＭＯＳに一組の電力供給線を結合
する工程と、前記ＣＭＯＳが静止状態にある場合に、前
記電力供給線のレベルをクランプする工程と、前記ＣＭ
ＯＳが静止状態にある場合に、該ＣＭＯＳに電気的に並
列的に接続された前記電力供給線に結合されたキャパシ
タを充電する工程と、論理状態の遷移中に、前記電力供
給線と前記キャパシタとに結合された少なくとも一つの
電流供給源から、前記ＣＭＯＳへ電流を供給し、その遷
移により発生したノイズの発生を最小化する工程とから
なることを要旨とするものである。
【００１６】
【発明の実施の形態】以下、本発明の一実施の実施の形
態を図面を参照して説明する。
態を図面を参照して説明する。
【００１７】図２は、本発明の一実施の形態に係るデジ
タルスイッチングノイズを低減させるＣＭＯＳ集積回路
用レギュレータ200の構成を示した図である。レギュレ
ータ200は、内部電力供給線204, 206に接続された、ク
ランプされた2列のドレイン接地回路202と、集積回路内
に配置されたチャージリザーババイパスキャパシタ208
を用いている。レギュレータ200は、複数のＰＭＯＳト
ランジスタ212, 214, 216及び218、及び、複数のＮＭＯ
Ｓトランジスタ222, 224, 226及び228を含むものであ
り、図示されるように、電気的に内部接続されている。
正電荷供給線PT及び負電荷供給線PBは、集積回路に対し
て内部的なものである。また、供給線は、ＰＭＯＳトラ
ンジスタ214及びＮＭＯＳトランジスタ224による電流源
としての機能により調整される。ノンスイッチング状態
においては、供給線204, 206もまた、それぞれ、トラン
ジスタ218, 228によりクランプされる。
タルスイッチングノイズを低減させるＣＭＯＳ集積回路
用レギュレータ200の構成を示した図である。レギュレ
ータ200は、内部電力供給線204, 206に接続された、ク
ランプされた2列のドレイン接地回路202と、集積回路内
に配置されたチャージリザーババイパスキャパシタ208
を用いている。レギュレータ200は、複数のＰＭＯＳト
ランジスタ212, 214, 216及び218、及び、複数のＮＭＯ
Ｓトランジスタ222, 224, 226及び228を含むものであ
り、図示されるように、電気的に内部接続されている。
正電荷供給線PT及び負電荷供給線PBは、集積回路に対し
て内部的なものである。また、供給線は、ＰＭＯＳトラ
ンジスタ214及びＮＭＯＳトランジスタ224による電流源
としての機能により調整される。ノンスイッチング状態
においては、供給線204, 206もまた、それぞれ、トラン
ジスタ218, 228によりクランプされる。
【００１８】チャージリザーババイパスキャパシタ208
は、図２においてはＰＭＯＳトランジスタとして示さ
れ、供給線204, 206を橋渡しするように配置され、幾つ
かの周知の手法によりチップ上に実装され得るものであ
る。キャパシタの他の構成としては、金属−金属、ポリ
−金属、又は、ポリ−ポリが挙げられる。このキャパシ
タは、電荷リザーバとしても機能するものであり、これ
により、デジタルスイッチングノイズの原因になる過渡
電荷の殆どが作られる。ノードVCOMは、トランジスタ21
8, 228の電圧クランプであり、このレギュレータにより
供給された、ＣＭＯＳ230の出力レベルの超過出力を制
限する。これは、トランジスタ218, 228のドレイン接地
モードにより実現される。
は、図２においてはＰＭＯＳトランジスタとして示さ
れ、供給線204, 206を橋渡しするように配置され、幾つ
かの周知の手法によりチップ上に実装され得るものであ
る。キャパシタの他の構成としては、金属−金属、ポリ
−金属、又は、ポリ−ポリが挙げられる。このキャパシ
タは、電荷リザーバとしても機能するものであり、これ
により、デジタルスイッチングノイズの原因になる過渡
電荷の殆どが作られる。ノードVCOMは、トランジスタ21
8, 228の電圧クランプであり、このレギュレータにより
供給された、ＣＭＯＳ230の出力レベルの超過出力を制
限する。これは、トランジスタ218, 228のドレイン接地
モードにより実現される。
【００１９】トランジスタ212, 214は、電流ミラーのよ
うに構成される。トランジスタ212のゲートとドレイン
とは、図示されるようにダイオード接合で連結されてい
る。電流がトランジスタ212を流れるとき、ゲートソー
ス電圧（その値は、電流の平方根の関数である）が生じ
る。トランジスタ212のゲートが同じトランジスタ（例
えば、トランジスタ214）のゲートに連結されると、同
じ電流がトランジスタ214内に生じる。電流ミラーであ
るトランジスタ212, 222を流れる電流は、それぞれ、電
流供給源234, 236として示される。これらの電流供給源
は、例えば、ロングチャネルＮＭＯＳトランジスタ、禁
止帯幅レギュレータ、又は、レジスタといった、いくつ
かの形態をとることができる。
うに構成される。トランジスタ212のゲートとドレイン
とは、図示されるようにダイオード接合で連結されてい
る。電流がトランジスタ212を流れるとき、ゲートソー
ス電圧（その値は、電流の平方根の関数である）が生じ
る。トランジスタ212のゲートが同じトランジスタ（例
えば、トランジスタ214）のゲートに連結されると、同
じ電流がトランジスタ214内に生じる。電流ミラーであ
るトランジスタ212, 222を流れる電流は、それぞれ、電
流供給源234, 236として示される。これらの電流供給源
は、例えば、ロングチャネルＮＭＯＳトランジスタ、禁
止帯幅レギュレータ、又は、レジスタといった、いくつ
かの形態をとることができる。
【００２０】周知のように、電流比は、あるパラメータ
を変化させることにより作り出すことができる。例え
ば、トランジスタ214の物理的チャネル幅がトランジス
タ212のチャネル幅の2倍であるとすると、トランジスタ
214には2倍量の電流が設定される。この電流ミラーを使
用すると、ほぼ一定量の電流を生成し、これをトランジ
スタ218及びバイパスキャパシタ208に供給することがで
きる。トランジスタ222,224は、トランジスタ212, 214
とよく似た態様で機能する。トランジスタ224で発生し
たほぼ一定の電流は、グランドへ供給される。このほぼ
一定の電流は、飽和モードにあるトランジスタ214, 224
を操作することにより維持される。更に、ドレインソー
ス電圧VDSを変化させながら、トランジスタのチャネル
長を増やせば、チャネル長の変調を和らげることができ
る。
を変化させることにより作り出すことができる。例え
ば、トランジスタ214の物理的チャネル幅がトランジス
タ212のチャネル幅の2倍であるとすると、トランジスタ
214には2倍量の電流が設定される。この電流ミラーを使
用すると、ほぼ一定量の電流を生成し、これをトランジ
スタ218及びバイパスキャパシタ208に供給することがで
きる。トランジスタ222,224は、トランジスタ212, 214
とよく似た態様で機能する。トランジスタ224で発生し
たほぼ一定の電流は、グランドへ供給される。このほぼ
一定の電流は、飽和モードにあるトランジスタ214, 224
を操作することにより維持される。更に、ドレインソー
ス電圧VDSを変化させながら、トランジスタのチャネル
長を増やせば、チャネル長の変調を和らげることができ
る。
【００２１】クランプされた2列のドレイン接地回路202
は、インバータとして電気的に内部接続されたトランジ
スタ216, 226を含む。トランジスタ216, 226のゲート
は、ドレインとともに連結され、次いで、トランジスタ
218, 228のゲートに接続され、図２に示したようにノー
ドVCOMを形成する。トランジスタ218, 228のソースは、
それぞれ、供給線204, 206に接続される。図示されるよ
うに、チャージバイパスキャパシタ208もまた、供給線
を橋渡しするように接続される。この場合に、ドレイン
とソースとは、互いに連結されて供給線204へ接続さ
れ、また、ゲートは、供給線206へ連結される。更に、
それぞれが、グランドを別個にしたのと同様に、電源電
圧VDDも別個にするとよい。そして、トランジスタの性
質に依存して、特定のトランジスタが特定の電源電圧V
DD又はグランドへ接続される。より詳細には、トランジ
スタ218, 228が切り換わることにより、トランジスタ21
4, 224へ切り換わるというよりもむしろ、対応する別個
の電源電圧VDD及びグランドに接続される。
は、インバータとして電気的に内部接続されたトランジ
スタ216, 226を含む。トランジスタ216, 226のゲート
は、ドレインとともに連結され、次いで、トランジスタ
218, 228のゲートに接続され、図２に示したようにノー
ドVCOMを形成する。トランジスタ218, 228のソースは、
それぞれ、供給線204, 206に接続される。図示されるよ
うに、チャージバイパスキャパシタ208もまた、供給線
を橋渡しするように接続される。この場合に、ドレイン
とソースとは、互いに連結されて供給線204へ接続さ
れ、また、ゲートは、供給線206へ連結される。更に、
それぞれが、グランドを別個にしたのと同様に、電源電
圧VDDも別個にするとよい。そして、トランジスタの性
質に依存して、特定のトランジスタが特定の電源電圧V
DD又はグランドへ接続される。より詳細には、トランジ
スタ218, 228が切り換わることにより、トランジスタ21
4, 224へ切り換わるというよりもむしろ、対応する別個
の電源電圧VDD及びグランドに接続される。
【００２２】ノードVCOMでの絶対電圧は、典型的なＣＭ
ＯＳのトリガレベルになるように選択される。このトリ
ガレベルは、供給電流のほぼ中央値である。従って、正
電荷サプライPTは、VCOM+VTPなる式により表される値で
クランプされ、負電荷サプライPBは、ドレイン接地回路
を通して、VCOM-VTPなる式により表される値でクランプ
される。VTP及びVTNは、それぞれ、ＰＭＯＳトランジス
タ218及びＮＭＯＳトランジスタ228のしきい値電圧であ
り、通常、0.7-0.8ボルトである。
ＯＳのトリガレベルになるように選択される。このトリ
ガレベルは、供給電流のほぼ中央値である。従って、正
電荷サプライPTは、VCOM+VTPなる式により表される値で
クランプされ、負電荷サプライPBは、ドレイン接地回路
を通して、VCOM-VTPなる式により表される値でクランプ
される。VTP及びVTNは、それぞれ、ＰＭＯＳトランジス
タ218及びＮＭＯＳトランジスタ228のしきい値電圧であ
り、通常、0.7-0.8ボルトである。
【００２３】この配置により、供給電流は、外部供給電
源から独立した既知の電流レベルに調整される。すなわ
ち、PT及びPBからの供給電流は、外部供給電流の変動に
も拘わらず、ほぼ一定の値を維持する。更に、供給電流
は、低減されているため、キャパシタは、負荷の充放電
に際し、より低いレベル又はより高いレベルへ充放電を
行うことになる（例えば、ＣＭＯＳ230）。同時に、キ
ャパシタは、トリガポイントの上下のしきい値電圧へ到
達する必要が無くなる。
源から独立した既知の電流レベルに調整される。すなわ
ち、PT及びPBからの供給電流は、外部供給電流の変動に
も拘わらず、ほぼ一定の値を維持する。更に、供給電流
は、低減されているため、キャパシタは、負荷の充放電
に際し、より低いレベル又はより高いレベルへ充放電を
行うことになる（例えば、ＣＭＯＳ230）。同時に、キ
ャパシタは、トリガポイントの上下のしきい値電圧へ到
達する必要が無くなる。
【００２４】この配置により（トリガレベルの上下のし
きい値での電流供給線の保持）は、ＣＭＯＳ230の動作
を遅くするが、全体動作は、より確実なものになる。V
COM値が維持される点での値は、変化し、PTとPBとを橋
渡しして配置されるＣＭＯＳ230を備えるロジックファ
ンクションのタイプに応じて設定される。例えば、ドミ
ノロジックにおいては、VCOMは、そのロジックタイプの
トリガレベルを反映するしきい値に近い値になるように
低減され、設定され得た。第２に、例えば、ボディーエ
フェクトといったデバイスエフェクト（基板に適用され
たバイアスに起因するしきい値電圧における特性シフ
ト）を起こすようにしても良く、そうすれば、有利な形
でしきい値を上昇させることができ、限界ノイズを広げ
ることができる。
きい値での電流供給線の保持）は、ＣＭＯＳ230の動作
を遅くするが、全体動作は、より確実なものになる。V
COM値が維持される点での値は、変化し、PTとPBとを橋
渡しして配置されるＣＭＯＳ230を備えるロジックファ
ンクションのタイプに応じて設定される。例えば、ドミ
ノロジックにおいては、VCOMは、そのロジックタイプの
トリガレベルを反映するしきい値に近い値になるように
低減され、設定され得た。第２に、例えば、ボディーエ
フェクトといったデバイスエフェクト（基板に適用され
たバイアスに起因するしきい値電圧における特性シフ
ト）を起こすようにしても良く、そうすれば、有利な形
でしきい値を上昇させることができ、限界ノイズを広げ
ることができる。
【００２５】図２に示したレギュレータの動作を以下に
説明する。より簡単にするために、ＣＭＯＳ230は、単
一のＣＭＯＳインバータであるとして以下説明する。Ｃ
ＭＯＳ230が静止状態にあるとき（すなわち、スイッチ
ング状態でないとき）、供給線204へ供給されるトラン
ジスタ214からの電流は、トランジスタ218を通ってグラ
ンドへ流れ込む。トランジスタ228のゲートソース電圧
により、電流は、そのトランジスタのソースから供給線
206へ流れ込むとともに、トランジスタ224を通ってグラ
ンドへ流れ込む。従って、トランジスタ224は、電流を
吸い込むものとして機能する。非スイッチング動作中
は、チャージリザーババイパスキャパシタ208は、供給
線204, 206の電位差に応じて充電される。
説明する。より簡単にするために、ＣＭＯＳ230は、単
一のＣＭＯＳインバータであるとして以下説明する。Ｃ
ＭＯＳ230が静止状態にあるとき（すなわち、スイッチ
ング状態でないとき）、供給線204へ供給されるトラン
ジスタ214からの電流は、トランジスタ218を通ってグラ
ンドへ流れ込む。トランジスタ228のゲートソース電圧
により、電流は、そのトランジスタのソースから供給線
206へ流れ込むとともに、トランジスタ224を通ってグラ
ンドへ流れ込む。従って、トランジスタ224は、電流を
吸い込むものとして機能する。非スイッチング動作中
は、チャージリザーババイパスキャパシタ208は、供給
線204, 206の電位差に応じて充電される。
【００２６】ＣＭＯＳ230（すなわち、インバータ）の
出力がＬレベルからＨレベルへ遷移すると、そのインバ
ータのＰＭＯＳトランジスタが導通する。変位電流は、
ＣＭＯＳ230を出て、インバータにより駆動される負荷
へ流れ込む。その瞬間、ＮＭＯＳインバータトランジス
タが導通するとともに、ＰＭＯＳインバータトランジス
タも導通する。両トランジスタが導通している間、PTと
PBとが短絡するため、過渡電流が生じる。供給線204の
電圧は、変位電流とオーバーラップ電流とに起因してわ
ずかに低下する。その結果、トランジスタ214から供給
される電流は、トランジスタ218を逸れて、ＰＭＯＳイ
ンバータトランジスタへ流れ込んだ後、インバータの負
荷へ供給される。
出力がＬレベルからＨレベルへ遷移すると、そのインバ
ータのＰＭＯＳトランジスタが導通する。変位電流は、
ＣＭＯＳ230を出て、インバータにより駆動される負荷
へ流れ込む。その瞬間、ＮＭＯＳインバータトランジス
タが導通するとともに、ＰＭＯＳインバータトランジス
タも導通する。両トランジスタが導通している間、PTと
PBとが短絡するため、過渡電流が生じる。供給線204の
電圧は、変位電流とオーバーラップ電流とに起因してわ
ずかに低下する。その結果、トランジスタ214から供給
される電流は、トランジスタ218を逸れて、ＰＭＯＳイ
ンバータトランジスタへ流れ込んだ後、インバータの負
荷へ供給される。
【００２７】遷移中においては、このオーバーラップ電
流の値は、トランジスタ218を逸れた電流値を超えても
よい。供給線204の電圧がわずかに低下すると、キャパ
シタ208からの電流により電流のショートフォールが起
こる。オーバーラップ電流は、供給線206からトランジ
スタ224を通ってグランドへ流れ込む。オーバーラップ
電流が流れるわずかな間、トランジスタ228からの電流
が弱まる。これは、トランジスタ224がトランジスタ222
により設定された電流をグランド定数に保持しようとす
ることによる。
流の値は、トランジスタ218を逸れた電流値を超えても
よい。供給線204の電圧がわずかに低下すると、キャパ
シタ208からの電流により電流のショートフォールが起
こる。オーバーラップ電流は、供給線206からトランジ
スタ224を通ってグランドへ流れ込む。オーバーラップ
電流が流れるわずかな間、トランジスタ228からの電流
が弱まる。これは、トランジスタ224がトランジスタ222
により設定された電流をグランド定数に保持しようとす
ることによる。
【００２８】キャパシタ208から流れる電流量は、イン
バータ出力の遷移周波数の関数になっている。これは、
遷移状態において、キャパシタが所定の充電時間を必要
とすることによる。従って、キャパシタのパラメータ
は、遷移状態下で、完全に充電されるように選択されて
いるとよい。インバータ出力がPTに近づくにつれてＮＭ
ＯＳトランジスタは、非導通状態になり、オーバーラッ
プ電流が消滅する。その後、ＰＭＯＳトランジスタは、
電流を供給して、インバータに接続された容量負荷を充
電する。トランジスタ214からの電流は、その後、再
び、トランジスタ218を通ってグランドへ向かって流れ
る。従って、この配置によれば、電源電圧VDD上の電流
負荷を作り出す試みに終わるため、問題のあるデジタル
スイッチングノイズを最小化することができる。
バータ出力の遷移周波数の関数になっている。これは、
遷移状態において、キャパシタが所定の充電時間を必要
とすることによる。従って、キャパシタのパラメータ
は、遷移状態下で、完全に充電されるように選択されて
いるとよい。インバータ出力がPTに近づくにつれてＮＭ
ＯＳトランジスタは、非導通状態になり、オーバーラッ
プ電流が消滅する。その後、ＰＭＯＳトランジスタは、
電流を供給して、インバータに接続された容量負荷を充
電する。トランジスタ214からの電流は、その後、再
び、トランジスタ218を通ってグランドへ向かって流れ
る。従って、この配置によれば、電源電圧VDD上の電流
負荷を作り出す試みに終わるため、問題のあるデジタル
スイッチングノイズを最小化することができる。
【００２９】ＣＭＯＳ230の出力がＨレベルからＬレベ
ルへ遷移するとき、ＮＭＯＳインバータトランジスタ
は、導通し、その時、ＮＭＯＳインバータトランジスタ
への入力がVCOMを超え始める。ＮＭＯＳインバータトラ
ンジスタは、負荷を外れた電流を吸収し始め、電流を供
給線206へ向かわせた後、トランジスタ224を介してグラ
ンドへと向かわせる。この電流は、トランジスタ228か
らの電流を弱める効果を有している。これは、トランジ
スタ224がトランジスタ222により設定された電流をグラ
ンド定数に保持しようとするからである。
ルへ遷移するとき、ＮＭＯＳインバータトランジスタ
は、導通し、その時、ＮＭＯＳインバータトランジスタ
への入力がVCOMを超え始める。ＮＭＯＳインバータトラ
ンジスタは、負荷を外れた電流を吸収し始め、電流を供
給線206へ向かわせた後、トランジスタ224を介してグラ
ンドへと向かわせる。この電流は、トランジスタ228か
らの電流を弱める効果を有している。これは、トランジ
スタ224がトランジスタ222により設定された電流をグラ
ンド定数に保持しようとするからである。
【００３０】オーバーラップ電流は、供給線の相対電圧
を変化させ始める（供給線206の電圧は、わずかに増加
し、供給線204の電圧は、わずかに低下する）。PTが低
下し始めても、インバータ入力は、VCOMには到達せず、
トランジスタ214からの電流は、トランジスタ218を逸れ
てインバータへ流れ込む。しかしながら、この電流は、
オーバーラップ電流を処理するには不十分であることが
あり、また、キャパシタにより、電流のショートフォー
ルが起こる。ＨレベルからＬレベルへの遷移が一旦終了
すると、ＮＭＯＳトランジスタは、完全に導通し、ＰＭ
ＯＳトランジスタは、非導通状態になる（すなわち、イ
ンバータ出力はPBになり、その入力はPTになる）。トラ
ンジスタ224が必要とする電流は、トランジスタ228から
の電流により作られ、PBは、再び適当な電圧にクランプ
される。
を変化させ始める（供給線206の電圧は、わずかに増加
し、供給線204の電圧は、わずかに低下する）。PTが低
下し始めても、インバータ入力は、VCOMには到達せず、
トランジスタ214からの電流は、トランジスタ218を逸れ
てインバータへ流れ込む。しかしながら、この電流は、
オーバーラップ電流を処理するには不十分であることが
あり、また、キャパシタにより、電流のショートフォー
ルが起こる。ＨレベルからＬレベルへの遷移が一旦終了
すると、ＮＭＯＳトランジスタは、完全に導通し、ＰＭ
ＯＳトランジスタは、非導通状態になる（すなわち、イ
ンバータ出力はPBになり、その入力はPTになる）。トラ
ンジスタ224が必要とする電流は、トランジスタ228から
の電流により作られ、PBは、再び適当な電圧にクランプ
される。
【００３１】レギュレータの動作についての上記の説明
は、単一のＣＭＯＳインバータに限定されるものである
が、図２に示したＣＭＯＳ230は、また、複数のＣＭＯ
Ｓゲートを意味するものであっても、あるいは、インバ
ータ、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート及び
ＮＯＲゲート等のロジックファンクションを組み合わせ
たものであってもよい。
は、単一のＣＭＯＳインバータに限定されるものである
が、図２に示したＣＭＯＳ230は、また、複数のＣＭＯ
Ｓゲートを意味するものであっても、あるいは、インバ
ータ、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート及び
ＮＯＲゲート等のロジックファンクションを組み合わせ
たものであってもよい。
【００３２】これらの各ゲートは、種々の周波数、か
つ、種々のタイミングで遷移し得る。従って、所定時間
内においては、静止状態であるものや、ＬレベルからＨ
レベルへ切り換わるもの、その他、ＨレベルからＬレベ
ルへと切り換わるものもある。更に、図２に示した構成
は、単一の集積回路チップ上で数多く設けることができ
る。すなわち、本発明は、ＣＭＯＳ230に、構成要素
（トランジスタやキャパシタ等）を所定の配置方法で配
置したレギュレータ200を設けることをその要旨とした
ものである。
つ、種々のタイミングで遷移し得る。従って、所定時間
内においては、静止状態であるものや、ＬレベルからＨ
レベルへ切り換わるもの、その他、ＨレベルからＬレベ
ルへと切り換わるものもある。更に、図２に示した構成
は、単一の集積回路チップ上で数多く設けることができ
る。すなわち、本発明は、ＣＭＯＳ230に、構成要素
（トランジスタやキャパシタ等）を所定の配置方法で配
置したレギュレータ200を設けることをその要旨とした
ものである。
【００３３】また、他のロジックファンクションを取り
扱うレギュレータの設計用に単純なルールを開発しても
よい。すなわち、トランジスタ及びキャパシタ208の物
理的サイズは、遷移周波数の関数として表すことがで
き、そのゲート（すなわち、ロジックの複雑性）は、ス
イッチングノイズを最小化するように適合させることが
できる。例えば、トランジスタの周波数が増加するに従
って、ＣＭＯＳ230により流れる平均電流も増加する
と、より大きなトランジスタが必要になる。大きなサイ
ズのキャパシタは、遷移中に生じたオーバーラップ電流
に起因する電流のショートフォールを作り出すのにより
適している。しかしながら、構成要素の大きさを増やす
と、高価なシリコン領域に費用がかかり、利益が上がら
ないという問題がある。
扱うレギュレータの設計用に単純なルールを開発しても
よい。すなわち、トランジスタ及びキャパシタ208の物
理的サイズは、遷移周波数の関数として表すことがで
き、そのゲート（すなわち、ロジックの複雑性）は、ス
イッチングノイズを最小化するように適合させることが
できる。例えば、トランジスタの周波数が増加するに従
って、ＣＭＯＳ230により流れる平均電流も増加する
と、より大きなトランジスタが必要になる。大きなサイ
ズのキャパシタは、遷移中に生じたオーバーラップ電流
に起因する電流のショートフォールを作り出すのにより
適している。しかしながら、構成要素の大きさを増やす
と、高価なシリコン領域に費用がかかり、利益が上がら
ないという問題がある。
【００３４】尚、表１は、上述した図２に示した構成要
素の典型的なパラメータ値をまとめて記したものであ
る。
素の典型的なパラメータ値をまとめて記したものであ
る。
【００３５】
【表１】
【００３６】以上説明した本実施の形態によれば、アナ
ログ回路により共有される外部電源は、減結合される。
また、供給線への電流は、クランピングトランジスタの
クランプ動作によりほぼ一定に維持されるため電流の単
位時間当たりの変化が低減される。過渡電流としての超
過電荷は、チャージリザーババイパスキャパシタにより
供給され、チャージリザーババイパスキャパシタの充電
は、ノンスイッチング状態時になされることになる。
ログ回路により共有される外部電源は、減結合される。
また、供給線への電流は、クランピングトランジスタの
クランプ動作によりほぼ一定に維持されるため電流の単
位時間当たりの変化が低減される。過渡電流としての超
過電荷は、チャージリザーババイパスキャパシタにより
供給され、チャージリザーババイパスキャパシタの充電
は、ノンスイッチング状態時になされることになる。
【００３７】以上本実施例について説明したが、本発明
は、上記した実施の形態に何ら限定されるものではな
く、種々の改変が可能である。
は、上記した実施の形態に何ら限定されるものではな
く、種々の改変が可能である。
【００３８】
【発明の効果】本発明に係るＣＭＯＳ集積回路用レギュ
レータは、少なくとも１つの論理状態を有する回路のＣ
ＭＯＳゲートに電力を供給する供給線と、前記供給線に
結合された電流供給源と、前記供給線に結合された充電
手段と、論理状態の遷移中において、確実に電流が前記
ＣＭＯＳゲートに供給されるように、前記供給線に結合
されたドレイン接地回路とを備えたので、遷移状態にあ
る論理ゲート群に一定の電流を供給することができ、混
合モード回路で発生するノイズを低減させることができ
る。また、超過出力は、制限され、かつ、その後の論理
ゲート入力トリガしきい値に適合するように調整され
る。従って、論理トポロジーの再設計をすることなく、
調整済みの供給線上に、簡単にＣＭＯＳを実装すること
が可能になる。
レータは、少なくとも１つの論理状態を有する回路のＣ
ＭＯＳゲートに電力を供給する供給線と、前記供給線に
結合された電流供給源と、前記供給線に結合された充電
手段と、論理状態の遷移中において、確実に電流が前記
ＣＭＯＳゲートに供給されるように、前記供給線に結合
されたドレイン接地回路とを備えたので、遷移状態にあ
る論理ゲート群に一定の電流を供給することができ、混
合モード回路で発生するノイズを低減させることができ
る。また、超過出力は、制限され、かつ、その後の論理
ゲート入力トリガしきい値に適合するように調整され
る。従って、論理トポロジーの再設計をすることなく、
調整済みの供給線上に、簡単にＣＭＯＳを実装すること
が可能になる。
【図１】従来のＣＭＯＳインバータの構成を概念的に示
した図である。
した図である。
【図２】本発明の一実施の形態に係るＣＭＯＳ集積回路
用レギュレータの構成を概念的に示した図である。
用レギュレータの構成を概念的に示した図である。
200 ＣＭＯＳ集積回路用レギュレータ 202 ドレイン接地回路 204, 206 内部電力供給線 208 チャージリザーババイパスキャパシタ 212, 214, 216, 218 ＰＭＯＳトランジスタ 222, 224, 226, 228 ＮＭＯＳトランジスタ 230 ＣＭＯＳ 234, 236 電流供給源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドロスト ロバート ジェイ アメリカ合衆国、94306 カリフォルニア 州、パロ アルト、マンザニタ アヴェニ ュー 249
Claims (23)
- 【請求項１】 混合モードにおけるノイズを低減させる
ＣＭＯＳ集積回路用レギュレータであって、 少なくとも１つの論理状態を有する回路のＣＭＯＳゲー
トに電力を供給する供給線と、 前記供給線に結合された電流供給源と、 前記供給線に結合された充電手段と、 論理状態の遷移中において、確実に電流が前記ＣＭＯＳ
ゲートに供給されるように、前記供給線に結合されたド
レイン接地回路と、を備えたことを特徴とするＣＭＯＳ
集積回路用レギュレータ。 - 【請求項２】 前記ドレイン接地回路は、前記ＣＭＯＳ
ゲートが静止状態にある場合に、電流を吸い込ませるた
めに設けられていることを特徴とする請求項１に記載さ
れるＣＭＯＳ集積回路用レギュレータ。 - 【請求項３】 前記ドレイン接地回路は、論理状態の遷
移中に、前記ドレイン接地回路から前記ＣＭＯＳゲート
への電流を変換するために設けられていることを特徴と
する請求項１に記載されるＣＭＯＳ集積回路用レギュレ
ータ。 - 【請求項４】 前記充電手段は、論理状態の遷移中に、
前記ＣＭＯＳゲートに電流を供給するために設けられて
いることを特徴とする請求項１に記載されるＣＭＯＳ集
積回路用レギュレータ。 - 【請求項５】 ゲートを互いに連結させることにより、
トリガポイントにバイアス接続されたノードを形成する
一組のトランジスタを含むクランピング手段を備えたこ
とを特徴とする請求項１に記載されるＣＭＯＳ集積回路
用レギュレータ。 - 【請求項６】 前記ノードを前記トリガポイントへバイ
アスするバイアス回路を、更に備えたものであることを
特徴とする請求項５に記載されるＣＭＯＳ集積回路用レ
ギュレータ。 - 【請求項７】 前記バイアス回路は、前記ノードに接続
された入力端子と出力端子とを有するインバータを含む
ことを特徴とする請求項６に記載されるＣＭＯＳ集積回
路用レギュレータ。 - 【請求項８】 前記電流供給源は、電流ミラーとして構
成された一組のトランジスタを含む電流供給線に結合さ
れていることを特徴とする請求項１に記載されるＣＭＯ
Ｓ集積回路用レギュレータ。 - 【請求項９】 前記充電手段は、ゲート端子とドレイン
端子とが互いに連結続されているトランジスタであるこ
とを特徴とする請求項１に記載されるＣＭＯＳ集積回路
用レギュレータ。 - 【請求項１０】 クランピング手段と電流供給源は、論
理状態の遷移中に、ほぼ一定の電流を前記ＣＭＯＳゲー
トに供給するために互いに結合され、その遷移により前
記ＣＭＯＳゲートに発生した電流を補償するものである
ことを特徴とする請求項１に記載されるＣＭＯＳ集積回
路用レギュレータ。 - 【請求項１１】 少なくとも一つの論理状態を有する少
なくとも一つのゲートを含むＣＭＯＳを含み、混合モー
ドにおけるノイズを低減させるＣＭＯＳ集積回路用レギ
ュレータであって、 ＣＭＯＳに結合された一組の電力供給線と、 前記一組の電力供給線に結合されたドレイン接地回路
と、 前記一組の電力供給線に結合された電流供給源と、 論理状態の遷移中に、確実に電流が前記ＣＭＯＳに供給
されるように、前記供給線に結合され、かつ、前記ＣＭ
ＯＳに電気的に並列的に接続された充電手段と、を備え
たものであることを特徴とするＣＭＯＳ集積回路用レギ
ュレータ。 - 【請求項１２】 前記ドレイン接地回路は、前記ＣＭＯ
Ｓが静止状態にある場合に、前記電流源の少なくとも一
つからの電流を吸い込ませるために設けられていること
を特徴とする請求項１１に記載されるＣＭＯＳ集積回路
用レギュレータ。 - 【請求項１３】 前記ドレイン接地回路は、論理状態の
遷移中に、前記ドレイン接地回路から前記ＣＭＯＳへの
電流を変換するために設けられていることを特徴とする
請求項１１に記載されるＣＭＯＳ集積回路用レギュレー
タ。 - 【請求項１４】 前記充電手段は、論理状態の遷移中
に、前記ＣＭＯＳに電流を供給するために設けられてい
ることを特徴とする請求項１１に記載されるＣＭＯＳ集
積回路用レギュレータ。 - 【請求項１５】 前記ドレイン接地回路は、ゲートを互
いに連結させることにより、トリガポイントにバイアス
接続されたノードを形成する一組のトランジスタを含む
ことを特徴とする請求項１１に記載されるＣＭＯＳ集積
回路用レギュレータ。 - 【請求項１６】 前記ノードを前記トリガポイントへバ
イアスするバイアス回路を、更に備えたものであること
を特徴とする請求項１５に記載されるＣＭＯＳ集積回路
用レギュレータ。 - 【請求項１７】 前記バイアス回路は、前記ノードに接
続された入力端子と出力端子とを有するインバータを含
むことを特徴とする請求項１６に記載されるＣＭＯＳ集
積回路用レギュレータ。 - 【請求項１８】 前記電流供給源は、電流ミラーとして
構成された一組のトランジスタを含む電流供給線に結合
されていることを特徴とする請求項１１に記載されるＣ
ＭＯＳ集積回路用レギュレータ。 - 【請求項１９】 前記充電手段は、ゲート端子とドレイ
ン端子とが互いに連結されているトランジスタであるこ
とを特徴とする請求項１１に記載されるＣＭＯＳ集積回
路用レギュレータ。 - 【請求項２０】 前記ドレイン接地回路と少なくとも一
つの電流供給源は、論理状態の遷移中に、ほぼ一定の電
流を前記ＣＭＯＳに供給するために互いに結合され、そ
の遷移により前記ＣＭＯＳに発生した電流を補償するも
のであることを特徴とする請求項１１に記載されるＣＭ
ＯＳ集積回路用レギュレータ。 - 【請求項２１】 少なくとも一つの論理状態を有する少
なくとも一つのゲートを含むＣＭＯＳを含む混合モード
回路において、ＣＭＯＳ集積回路用レギュレータを用い
てノイズを低減させる方法であって、 前記ＣＭＯＳに一組の電力供給線を結合する工程と、 前記ＣＭＯＳが静止状態にある場合に、前記電力供給線
のレベルをクランプする工程と、 前記ＣＭＯＳが静止状態にある場合に、該ＣＭＯＳに電
気的に並列的に接続された前記電力供給線に結合された
キャパシタを充電する工程と、 論理状態の遷移中に、前記電力供給線と前記キャパシタ
とに結合された少なくとも一つの電流供給源から、前記
ＣＭＯＳへ電流を供給し、その遷移により発生したノイ
ズの発生を最小化する工程と、 からなることを特徴とするＣＭＯＳ集積回路用レギュレ
ータを用いてノイズを低減させる方法。 - 【請求項２２】 前記電力供給線のレベルをクランプす
る工程は、ドレイン接地回路を電力供給線に結合するサ
ブ工程を含むことを特徴とする請求項２１に記載される
ＣＭＯＳ集積回路用レギュレータを用いてノイズを低減
させる方法。 - 【請求項２３】 前記ＣＭＯＳへ電流を供給する工程
は、遷移中に、前記ドレイン接地回路から前記ＣＭＯＳ
への電流を変換するサブ工程を含むことを特徴とする請
求項２１に記載されるＣＭＯＳ集積回路用レギュレータ
を用いてノイズを低減させる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/885,598 US5905399A (en) | 1997-06-30 | 1997-06-30 | CMOS integrated circuit regulator for reducing power supply noise |
| US08/885598 | 1997-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174770A true JPH1174770A (ja) | 1999-03-16 |
Family
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