JP3629221B2 - 半導体装置の電圧制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半体装置の電圧制御回路に係わり、特に内部の電源電圧よりも高い電源電圧で動作する外部回路にインタフェースする入出力バッファと外部信号入力端を接続するnチャネル・ディプリーション型MOSトランジスタのゲート電圧の上昇を抑制しゲート電圧の破壊を防止する手段を従来よりも小さい専有面積で実現した半体装置の電圧制御回路に関する。
【0002】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成するLSIも大規模化しており、特に半導体記憶装置(メモリ)、マイクロコンピュータ、システムLSI等の分野ではその傾向が顕著である。
【0003】
一方、上述したLSIはCMOS(Complementary MOS)構成が主流であるが、現在のCMOS技術は、トランジスタの定電圧動作化が推進されており、例えば、3.3V、1.8V、1.5Vと入力・出力の動作範囲がある。
【0004】
しかし、0V〜5Vで動作するメモリー、マイクロプロセッサなど、単一のトランジスタが許容しうる電圧より高い電圧で動作するデバイスも多く使用されており、それらのデバイスとのインターフェイスをとる必要性が依然として存在するのである。
【0005】
そのため、LSIチップの内部と外部デバイスの電源電圧が異なる場合、それらの接続を可能とするためには、耐高圧インターフェイスが必要になり、それを実現するためのインタフェース技術の一例が特開平7−99437公報に開示されている。
【0006】
上述した高い電源電圧で動作する周辺装置とのインタフェースの一例が特開平7−99437号公報に記載されている。同公報記載の半導体装置の入出力回路の構成例を示した図9を参照すると、この入出力回路は、イネーブル信号入力端子1と、内部信号入力端子2と、ゲートコントロール回路3と、出力バッファ4と、入力バッファ5と、トランスファデートとしてnチャネル・ディプリーション型MOSトランジスタ(以下、DipN−Trと称す)6と、外部入出力端子7と、電圧制御回路8と、内部出力端子9とを備える。
【0007】
ゲートコントロール回路3は、イネーブル信号入力端子1から入力モードと出力モードとを切り換えるためのイネーブル信号を入力し、内部信号入力端子2から内部信号を入力する。
【0008】
出力バッファ4は、ゲートコントロール回路3から出力される2信号の一方をゲートに入力するpチャネル型MOSトランジスタと他方をゲートに入力するnチャネル型MOSトランジスタとが電源電位および接地電位間に直列接続されて構成しその出力端をノードn2とする。
【0009】
入力バッファ5は、外部からの入力信号をノードn2を介してpチャネル型MOSトランジスタP2およびnチャネル型MOSトランジスタN2のゲートに入力するインバータで構成する。
【0010】
DipN−Tr6は、ソースを出力バッファ4のノードn2に接続し、ドレインを外部入出力端子7に接続し、ゲートを電圧制御回路8の出力端であるノードn1に接続する。このDipN−Trはノンドープトランジスタと称することもあり、しきい値が0Vに設定されている。
【0011】
上述した従来の半導体装置の入出力回路における電圧制御回路の回路を示した図10を参照すると、電圧制御回路80は、電源電圧VDDと接地電位GNDとの間に、pチャネル型MOSトランジスタP3と、ゲートをソースに接続するnチャネル型MOSトランジスタN3、N4,N5と、nチャネル型MOSトランジスタN6とを直列接続し、pチャネル型MOSトランジスタP3と並列に抵抗素子R1を接続し、pチャネル型MOSトランジスタP3およびnチャネル型MOSトランジスタN6のゲートにイネーブル信号を入力し、pチャネル型MOSトランジスタP3のドレインから出力端子10に中間電圧を出力する。
【0012】
例えば、イネーブル信号入力端子1から、入力モードと出力モードとを切り換えるためのイネーブル信号がアクティブ、すなわち論理レベルの“L”レベルで与えられると、ゲートコントロール回路3は出力バッファ4に内部信号を出力する。また、イネーブル信号によりnチャネル型MOSトランジスタN6が非導通状態になり、pチャネル型MOSトランジスタP3が導通するので、出力端子10には電源電圧VDDが出力される。
【0013】
出力端子10に出力された電源電圧VDDによりDipN−Trは導通し、出力バッファ4からの出力信号を外部入出力端子7に出力する。
【0014】
一方、入力バッファとして使用する場合は、イネーブル信号がアクティブ“H”レベルで与えられ、ゲートコントロール回路3により出力バッファ4はフローティングとなり、かつpチャネル型MOSトランジスタP3が非導通になり、nチャネル型MOSトランジスタN6が導通状態になるので、nチャネル型MOSトランジスタN3、N4,N5およびnチャネル型MOSトランジスタN6のオン抵抗をR2とすると、出力端子10には、抵抗素子R1とR2とで分圧された中間電圧が出力される。
【0015】
出力端子10に出力された中間電圧によりDipN−Trは導通し、外部入出力端子7からの外部信号を入力バッファ5に入力するが、DipN−Trのゲートに中間電圧が与えられているので、外部入出力端子7からの信号が内部電源電圧(例えば、3V)より高い電圧(例えば5V)で、DipN−Tr6のゲートn1に中間電圧として例えば3Vが接続されている場合、DipN−Tr6のソースから入力バッファ5のゲート部にあたるノードn2に内部電源より高い電圧(ゲート電圧に対し、DipN−Tr6のスレッショルド電圧分上昇した電圧)が出力される。
【0016】
この電圧上昇分が、出力バッファ4のpチャネル型MOSトランジスタP1の寄生ダイオードのしきい値を上回る場合、pチャネル型MOSトランジスタP1が順方向ダイオードとなり、内部電源への流れ込みが発生する。この流れ込みを防止するため、ノードn1に電圧制御回路8が設けられている。
【0017】
つまり、入力モード時には電圧制御回路8で中間電圧を出力し、ノードn2を内部電圧以下の電圧に抑える。中間電圧は、nチャネル型MOSトランジスタN3、N4、N5、N6の段数を切りかえることで制御しているので、耐高圧入出力バッファを実現することができるというものである。
【0018】
一方、第2の内部基準電圧に従ってソースフォロアモードで動作する出力MOSトランジスタを含む内部電源回路が特開平9−026829号公報に記載され、また、第1の電源ノードVCCと出力ノードの間に接続されてソースフォロアモードで動作する第1のMOSトランジスタと、出力ノードと第2の電源ノードVSSとの間に接続されてソースフォロアモードで動作するMOSトランジスタとを有する電圧発生回路が特開平9−073330号公報に記載されている。
【0019】
しかし、特開平9−026829号公報の回路は、出力MOSトランジスタの出力ノードには安定化のための容量素子を別途設けており、この出力ノードの内部電圧VINTのリンギングなどは平滑化される。しかしながら、後述する本発明の実施形態のように、直列接続された2つの出力MOSトランジスタの合計面積値を一定にした範囲で素子サイズを変更して中間電圧のレベル調整をする技術思想がない。
【0020】
また、特開平9−073330号公報の回路は、第1および第2のMOSトランジスタに個別の電圧発生部から電圧が供給されてソースホロワ出力電圧が決定されるので、本発明の実施形態のように直列接続された2つの出力MOSトランジスタの合計面積値を一定にした範囲でその素子サイズを変更して中間電圧のレベル調整をすることが出来ない。
【0021】
【発明が解決しようとする課題】
上述したように従来の半導体装置の入出力回路は、内部電源より高い電圧を入力する際、ディプレッション型nMOSトランジスタ6のゲートに電圧制御回路から出力される中間電圧を供給することで、内部電源への流れ込みを防止している。
【0022】
すなわち、電圧制御回路は、抵抗素子R1の抵抗値を大きくして入力モード時のDC電流を減少させ、イネーブル信号入力が“H”レベルから“L”レベルに変化する時、pチャネル型MOSトランジスタP3を導通させて中間電圧出力端子10の出力立ち上りの高速化を図っている。
【0023】
しかし、内部電源より高い電圧が入力された場合、DipN−Tr6のゲート電圧上昇を抑制する必要があるため、以下に示すように電圧制御回路8のチップ占有面積が大きくなってしまうという問題がある。
【0024】
中間電圧発生時におけるnチャネル・ディプリーション型MOSトランジスタのゲート電圧波形の一例を示した図11を参照すると、横軸に時間(nsec)を示し、縦軸に電圧(V)を示してあり、入力信号が5Vであったとすると、信号の立ち上がりに同期してDipN−Tr6のゲート電圧が1.5V程度一瞬パルスが出る。これは外部入出力端子7に信号が入力された時、中間電圧を出力しているノードn1は、ゲート・ドレイン間寄生容量のために電圧が一瞬だけ上昇する現象が起こる。
【0025】
この上昇した電圧がDipN−Tr6のゲート耐圧を超えた場合、DipN−Tr6のゲートが破壊されてしまい、バッファとして使い物にならなくなる。このゲート電圧上昇を抑制するため、電圧制御回路8の中で接続容量を増やすことにより電圧上昇を低減させている。
【0026】
しかし、電圧制御回路8の内部ではnチャネル型MOSトランジスタN3、N4、N5、N6を直列接続しているために容量が小さく、電圧上昇を低減させるためには各々のnチャネル型MOSトランジスタN3、N4、N5、N6を大きく(主としてゲート幅W)しなければならず、面積の増大が懸念されていた。
【0027】
LSIチップが内部領域とI/O領域(インターフェイス領域)で構成されている場合、電圧制御回路はI/O領域内に作られる。I/O領域が広いほど内部領域は狭くなり、内部に配置出来る回路が制限される。そのため、LSIチップ内部の回路集積度を上げるためにもI/O領域は狭いほうが望ましい。
【0028】
また、図10のPull Up抵抗素子R1は、通常はLSIチップ内に導通状態のpチャネル型MOSトランジスタを使って構成するが、サイズ(ゲート幅W、ゲート長L)の大きいトランジスタであるため、面積の増大の要因になる。
【0029】
また、抵抗値が製造バラツキに大きく影響するため、設計が困難であった。抵抗素子を外付けで搭載する場合でも、回路基板が大きくなる。
【0030】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、中間電圧を発生するための電圧制御回路を構成するトランジスタを、上述した従来の電圧制御回路における素子サイズよりも小さくできる回路構成にすることにより、電圧制御回路を搭載するLSIチップ内部の回路集積度を向上した半導体装置の電圧制御回路を提供することにある。
【0031】
【課題を解決するための手段】
本発明の半導体装置の電圧制御回路は、第1のスイッチ手段を介して電源電圧が供給されかつバックゲートが接地電位に接続されたnチャネル型MOSトランジスタのゲート及びソースと、第2のスイッチ手段を介して接地電位に接続されかつバックゲートが電源電位に接続されたpチャネル型MOSトランジスタのゲート及びソースとを共通接続し、その共通接続ノードから中間電圧を取り出す中間電圧生成手段と、前記第1のスイッチ手段を介して電源が供給されるとともにゲートに前記中間電圧を受けて中間電圧出力端子へ出力する第1の出力トランジスタおよびこの出力トランジスタと接地電位間に直列接続されかつ前記第1および前記第2のスイッチ手段と同時制御されるスイッチ機能をもつ第2の出力トランジスタからなる出力段とを備えたことを特徴とする。
【0033】
さらに、前記出力段は、この出力段が、入出力バッファと外部回路とをインタフェースするトランファゲート手段のゲートに接続されるとき、前記トランスファゲート手段のゲート・ドレイン間寄生容量に起因して惹起される瞬間上昇電圧を、前記出力段を構成するトランジスタの接続容量により吸収する電圧上昇抑制機能を有する。
【0034】
また、前記出力段を構成するトランジスタの素子サイズが、前記中間電圧のレベル調整手段である。
【0036】
さらにまた、前記レベル調整手段が、前記出力段を構成するトランジスタの面積の合計値は一定という条件の下に、前記中間電圧を変更する機能を有する。
【0037】
また、前記電圧制御手段は、前記中間電圧を発生しないとき、前記中間電圧生成手段のトランジスタと前記出力段のトランジスタとを非導通状態にして自身の消費電流を抑制する機能を有する。
【0038】
さらに、前記中間電圧生成手段は、前記出力段の前記第1の出力トランジスタのゲートへ出力する電圧をレベル低下させる手段として、前記第1のスイッチ手段と前記第1の定電圧ダイオード態様接続のトランジスタとの間に挿入接続される、ゲート及びソース間が接続された n チャネル型MOSトランジスタを有する。
【0039】
さらにまた、前記中間電圧生成手段は、前記出力段の前記第1の出力トランジスタのゲートへ出力する中間電圧をレベル上昇させる手段として、前記第2のスイッチ手段と前記第2の定電圧ダイオード態様接続のトランジスタとの間に挿入接続される、ゲート及びソース間が接続されたpチャネル型MOSトランジスタを有する。
【0040】
また、前記第1の出力トランジスタをバックゲートが接地電位に接続されたnチャネル型MOSトランジスタとし、前記第2の出力トランジスタをバックゲートが電源電位に接続されたpチャネル型MOSトランジスタとする。
【0041】
さらに、前記第1の出力トランジスタをバックゲートが電源電位に接続されたpチャネル型MOSトランジスタとし、前記第2の出力トランジスタをバックゲートが接地電位に接続されたnチャネル型MOSトランジスタとする。
【0042】
さらにまた、前記第1および前記第2の出力トランジスタをバックゲートが接地電位に接続されたnチャネル型MOSトランジスタとする。
【0043】
さらに、前記電圧制御回路は、ソースを電源電位に接続しゲートにイネーブル信号を入力する第1のpチャネル型MOSトランジスタと、ドレインを前記第1のpチャネル型MOSトランジスタのドレインに接続しゲートおよびソースを互いに接続する第1のnチャネル型MOSトランジスタと、ゲートおよびソースが前記第1のnチャネル型MOSトランジスタのソースに共通接続する第2のpチャネル型MOSトランジスタと、ソースを前記第2のpチャネル型MOSトランジスタのドレインに接続しゲートに前記イネーブル信号を入力しドレインを接地電位に接続する第3のpチャネル型MOSトランジスタとから構成する中間電圧生成手段と、ドレインを前記第1のpチャネル型MOSトランジスタのドレインに接続しゲートを前記共通接続の接続点に接続しソースを中間電圧出力端子に接続する第2のnチャネル型MOSトランジスタと、ソースを前記中間電圧出力端子に接続しゲートに前記イネーブル信号を入力して前記第1および前記第3のpチャネル型MOSトランジスタと同時制御されるスイッチ機能をもつ第4のpチャネル型MOSトランジスタとから構成する前記出力段とを備え、前記第1,前記第2,前記第3および前記第4のpチャネル型MOSトランジスタのバックゲートを電源電位とし、前記第1および前記第2のnチャネル型MOSトランジスタのバックゲートを接地電位に予め設定する。
【0044】
さらに、前記第1のpチャネル型MOSトランジスタおよび前記第1のnチャネル型MOSトランジスタのそれぞれのドレインを直接接続する構成に代えて、前記第1のpチャネル型MOSトランジスタのドレインにゲートおよびドレインを接続し、前記第1のnチャネル型MOSトランジスタのドレインにソースを接続する、バックゲートが接地電位に接続された第3のnチャネル型MOSトランジスタをさらに有する。
【0045】
さらにまた、前記第2のpチャネル型MOSトランジスタのドレインおよび前記第3のpチャネル型MOSトランジスタのソースを直接接続する構成に代えて、前記第2のpチャネル型MOSトランジスタのドレインとソースを互いに接続し、ゲートおよびドレインを前記第3のpチャネル型MOSトランジスタのソースに共通接続する、バックゲートが電源電位に接続された第5のpチャネル型MOSトランジスタをさらに有する。
【0046】
また、前記第2のnチャネル型MOSトランジスタに代えて、バックゲートが電源電位に接続された第6のpチャネル型MOSトランジスタが接続される。
【0047】
さらに、前記第4のpチャネル型MOSトランジスタに代えて、バックゲートが接地電位に接続された第4のnチャネル型MOSトランジスタが接続される。
【0048】
さらにまた、前記電圧制御回路は、ソースおよびバックゲートを電源電位に接続し、ゲートに前記イネーブル信号の極性反転信号を入力し、ドレインを前記中間電圧出力端子に接続する第7のpチャネル型MOSトランジスタをさらに有する。
【0049】
本発明の半導体装置の電圧制御回路の他の特徴は、ドレインを前記中間電圧出力端子に接続し、バックゲートを電源電位に接続し、ゲートに前記イネーブル信号を入力し、ソースを接地電位に接続する第5のnチャネル型MOSトランジスタをさらに有する。
【0050】
本発明の半導体装置の電圧制御回路のさらに他の特徴は、第1の入力端に前記イネーブル信号の極性反転信号を入力し、第2の入力端に前記中間電圧の制御信号を入力する反転論理積回路と、この反転論理積回路の出力端にゲートを接続し、ソースを前記中間電圧出力端子に接続し、バックゲートを電源電位に接続し、ドレインを接地電位に接続する第8のpチャネル型MOSトランジスタとをさらに有することにある。
【0051】
【発明の実施の形態】
本発明による半導体装置の電圧制御回路は、中間電圧を必要とする半導体装置に適用する回路であり、後述するように、電源電圧レベルが高い外部回路とインタフェースする入出力バッファにも対応できるものである。
【0052】
すなわち、pチャネル型MOSトランジスタとnMOSトランジスタの直列接続で中間電圧を発生させ、その中間電圧を次段に縦続接続される出力トランジスタのゲートに与え、その出力トランジスタのドレインから中間電圧を取り出すことで、前述した従来例における電圧制御回路よりもディプレッション型nMOSトランジスタ6のゲート電圧上昇の抑制および回路面積を縮小化する。
【0053】
次に、本発明の電圧制御回路の第1の実施形態を図面を参照しながら詳細に説明する。
【0054】
電圧制御回路8aの回路図を示した図1を参照すると、本発明の電圧制御回路8aは、ソースを電源電位VDDに接続しゲートにイネーブル信号を入力する第1のpチャネル型MOSトランジスタP4と、ドレインをpチャネル型MOSトランジスタP4のドレインに接続(ノードn5)しゲートおよびソースを互いに接続して第1の定電圧ダイオード態様とする第1のnチャネル型MOSトランジスタN7と、ゲートおよびソースをnチャネル型MOSトランジスタN7のソースに共通接続(ノードn3)して第2の定電圧ダイオード態様とする第2のpチャネル型MOSトランジスタP5と、ソースをpチャネル型MOSトランジスタP5のドレインに接続(ノードn6)しゲートにイネーブル信号を入力しドレインを接地電位GNDに接続する第3のpチャネル型MOSトランジスタP6とから構成する中間電圧生成手段とを有する。
【0055】
さらに、電圧制御回路8aは、ドレインをpチャネル型MOSトランジスタP4のドレインのノードn5に接続し、ゲートを共通接続のノードn3に接続し、ソースを中間電圧出力端子10(ノードn4)に接続する第2のnチャネル型MOSトランジスタN8と、ソースを中間電圧出力端子10に接続しゲートにイネーブル信号を入力する第4のpチャネル型MOSトランジスタP8とから構成する出力段とを備える。
【0056】
さらにまた、pチャネル型MOSトランジスタP4,P5,P6,P8のバックゲート(基板)電位を電源電位VDDとし、nチャネル型MOSトランジスタN7,N8のバックゲート電位を接地電位GNDに予め設定することを条件とする。
【0057】
次に、上述した構成からなる第1の実施形態の電圧制御回路8aの動作を述べる。
【0058】
pチャネル型MOSトランジスタP5およびnMOSトランジスタN7はそれぞれのゲート・ソースを共通接続(ノードn3)にすることで、電源電圧VDDを1/2に分圧する直列接続された定電圧ダイオード態様で中間電圧を生成している。
【0059】
pチャネル型MOSトランジスタP4およびP6は、それぞれゲートに入力するイネーブル信号に応答して、導通状態または非道通状態になるスイッチングトランジスタとして動作する。
【0060】
すなわち、pチャネル型MOSトランジスタP4およびP6が導通状態の時は、pチャネル型MOSトランジスタP4およびnチャネル型MOSトランジスタN7のノードn5の電圧がVDD−|Vt(p4)|となり、pチャネル型MOSトランジスタP5およびpチャネル型MOSトランジスタP6の接続点であるノードn6の電圧がGND+|Vt(p6)|となる。
【0061】
ここでの|Vt(p4)|はpチャネル型MOSトランジスタP4のしきい値電圧であり、|Vt(p6)|はpチャネル型MOSトランジスタP6のしきい値電圧である。
【0062】
したがって、これら2点間を分圧して生成した中間電圧は、
となる。
【0063】
上述した中間電位を入力する次段のnチャネル型MOSトランジスタN8のソースには、nチャネル型MOSトランジスタN8のしきい値電圧|Vt(n8)|分低下した出力用の中間電圧、
が得られる。
【0064】
nチャネル型MOSトランジスタN7は、ソースおよびゲートが共通接続されており、ノードn3からノードn5へ順方向にダイオード態様で動作するとともに、バックゲート電位が接地電位GNDに接続されてソース電位よりも低く、そのしきい値電圧は0.8V程度に高くなっているので、この電圧差0.8Vを越える電位差がソース・ゲート間に生じると導通する。ここではドレイン側がノードn3の電位よりも高いため、nチャネル型MOSトランジスタN7は導通する。
【0065】
一方、pチャネル型MOSトランジスタp5も、ソースおよびゲートが共通接続されており、ノードn6からノードn3へ順方向にダイオード態様で動作するとともに、バックゲート電位が電源電位VDDに接続されてソース電位よりも高く、そのしきい値電圧は|0.8|V程度に高くなっているので、この電圧差|0.8|Vを越える電位差がソース・ゲート間に生じると導通する。ここではソース側がノードn6の電位よりも高いため、pチャネル型MOSトランジスタP5は導通する。
【0066】
上述したダイオード態様の動作により、nチャネル型MOSトランジスタN7は、ノードn3を、
VDD−|Vt(p4)|−Vt(n7)
の電位に引き上げる方向に作用する。
【0067】
これに対し、pチャネル型MOSトランジスタP5は、ノードn3を、
GND+|Vt(p6)|+|Vt(p5)|
の電位に引き下げる方向に作用する。
【0068】
中間電圧発生回路はノイズに弱い、とかノイズによって出力する中間電圧が変動する、という弱点を持つ回路もあるが、本発明の実施形態によれば、出力する中間電位が変動すると、その変動を抑制する動作をするのでノイズに対して耐性がある。
【0069】
つまり、ノードn3の電圧が上昇した場合は、nチャネル型MOSトランジスタN7のドレインとソース・ゲート間の電位差が小さくなり、nチャネル型MOSトランジスタN7は非導通状態になる方向へ動作する。
【0070】
その逆に、pチャネル型MOSトランジスタp5は導通状態に近くなり、接地電位GND方向への電流の流れ込みを多くしてノードn3の電圧を下げる方向に動作する。
【0071】
ノードn3の電圧が下降した場合は、nチャネル型MOSトランジスタN7は導通状態になり、pチャネル型MOSトランジスタp5は非導通状態に近くなり、電源電圧VDD側の電流の流れ込みを多くして、ノードn3の電圧を下げる方向に作用する。
【0072】
この電圧制御回路8aは、中間電圧を出力しないときは、イネーブル信号を“H”レベルにする。このHレベルに応答してpチャネル型MOSトランジスタP4、P6およびP8がいずれも非導通状態となり、中間電圧は生成されずフローティングとし、電源電圧VDDから接地電位GNDへの電流の流れ込みを防ぎ、低消費電力を実現する。
【0073】
本実施形態の電圧制御回路8aによれば、前述した従来例のようなプルアップ抵抗素子R1を必要としない。
【0074】
また、中間電圧値は、nチャネル型MOSトランジスタN8、pチャネル型MOSトランジスタP8の素子サイズ(ゲート幅、ゲート長)を増減することで制御する。
【0075】
例えば、中間電圧を高くしたい場合は、nチャネル型MOSトランジスタN8のゲート長を小さくし、pチャネル型MOSトランジスタP8のゲート長を大きくする。
【0076】
逆に中間電圧を低くしたい場合は、nチャネル型MOSトランジスタN8のゲート長を大きくし、pチャネル型MOSトランジスタP8のゲート長を小さくする。
【0077】
その結果、nチャネル型MOSトランジスタN8とpチャネル型MOSトランジスタP8とを加えた合計面積は一定のまま中間電圧値を変えることが出来ることを意味する。
【0078】
上述したように、本実施形態の電圧制御回路8aはpチャネル型MOSトランジスタP4、P5およびP6と、nMOSトランジスタN7とを直列接続し、nMOSトランジスタN7のゲート・ソースとpMOSトランジスタP5のゲート・ソースを共通接続(ノードn3)することで中間電圧を生成するものであり、DipN−Tr6のゲート(ノードn1)に接続するトランジスタP8は、前述した従来例のような直列接続をしないので、より大きい接続容量を持つことが可能となる。
【0079】
前述したように、接続容量は、入出力バッファと外部回路との間に介在するディプレッション型nMOSトランジスタ6に外部から入力信号が入力された時の、ディプレッション型nMOSトランジスタ6のゲート電圧上昇を抑える働きをする(図11参照)。
【0080】
主に端子10に接続するGND側のトランジスタがその働きを担っている。前述した従来例(図9)では、そのGND側のトランジスタとして、nチャネル型MOSトランジスタN3、N4、N5、N6が4個直列接続されているが、本発明(図1、図6参照)では、pチャネル型MOSトランジスタP8のみである。
【0081】
ここで、nチャネル型MOSトランジスタN3、N4、N5、N6が4個直列接続された場合の容量の式は、トータルの接続容量をCtotal、nチャネル型MOSトランジスタN3、N4、N5、N6の容量成分C1,C2,C3,C4とすると、
Ctotal=(C1*C2*C3*C4)/(C1+C2+C3+C4)
で表わせる。
【0082】
つまり、トータルの容量値は、直列接続することにより単体のトランジスタの接続容量値よりも小さくなる。
【0083】
この容量値は、上述したゲート電圧上昇を抑えるには大きいほうが望ましいので、どうしてもnチャネル型MOSトランジスタN3、N4、N5、N6を各々大きい素子サイズ(W)にする必要がある。
【0084】
本発明ではpチャネル型MOSトランジスタP8単体だけであるから、大きい容量を確保でき、面積も小さく設計可能になる。
【0085】
すなわち、前述した従来例の構成と比較すると、トランジスタは、1つ1つ大きさ(W)が異なる。
【0086】
LSI設計用CAD装置で両方の回路を、図11に示した特性波形とほぼ同じ特性が得られるように設計したところ、本発明の電圧制御回路では従来例よりも小さいトランジスタで設計出来た。
【0087】
すなわち、図10に示した従来の構成では、抵抗素子R1とnチャネル型MOSトランジスタN3、N4、N5およびN6の素子サイズが大きくなってしまうことが明らかになった。
【0088】
シリコン上にレイアウト配置した場合、本発明の電圧制御回路は50μm×100μmの面積で配置できるが、前述した従来例の場合はおよそ倍の50μm×100μmの面積を要することから、本発明構成はシリコン上にレイアウト配置した場合は裕ら異例に比して面積で50%の削減になる。
【0089】
また、ノードn1に付加された容量が大きいために、図11に示すような電圧上昇を前述した従来例よりも約5%も低減し、ゲート破壊の防止に寄与する。
【0090】
すなわち、これも上述したLSI設計用CAD装置で両方の回路を、ほぼ同じ特性(図11)が得られるようにシミュレーションした結果、中間電圧が安定している時の中間電圧を1.5Vとすると、入力信号として5Vが入力された際に、本発明の電圧制御回路の構成では3.0Vまで上昇したが、前述した従来例の構成では3.2Vまで上昇してしまうということも明らかになった。
【0091】
次に、本発明の第2の実施形態を図面を参照しながら説明する。第2の実施形態の電圧制御回路8bを示した図2を参照すると、第1の実施形態の構成との相違点は、pチャネル型MOSトランジスタP4とnチャネル型MOSトランジスタN7との間にさらにnチャネル型MOSトランジスタN10を直列に挿入接続したことである。それ以外の構成要素は第1の実施形態と同様であり、ここでの構成の説明は省略する。
【0092】
なお、本実施形態でも、pチャネル型MOSトランジスタP4,P5,P6,P8のバックゲート電位を電源電位VDDとし、nチャネル型MOSトランジスタN7,N8,N10のバックゲート電位を接地電位GNDに予め設定することを条件とする。
【0093】
nチャネルMOSトランジスタN10を直列に挿入接続したことにより、ノードn8の電位は以下のようになる。、
n8の電位=VDD−|Vt(p4)|−Vt(n10)
となり、pチャネル型MOSトランジスタP5およびP6の直列接続ノードn6の電位は、
n6の電位=GND+|Vt(p6)|
となる。したがって、ノードn3の中間電位は、
となり、この電圧を受けるnチャネル型MOSトランジスタN8のノードn4の中間電圧は、
となる。
【0094】
すなわち、nチャネル型MOSトランジスタN10、pチャネル型MOSトランジスタP10を付加することでnチャネル型MOSトランジスタN8のゲートへ入力する電圧を調節することも可能である。
【0095】
次に第2の実施形態の変形例の電圧制御回路8cを示した図3を参照すると、第1の実施形態の構成との相違点は、pチャネル型MOSトランジスタP5とpチャネル型MOSトランジスタP6との間にさらにpチャネル型MOSトランジスタP10を直列に挿入接続したことである。それ以外の構成要素は第1の実施形態と同様であり、ここでの構成の説明は省略する。
【0096】
なお、本変形例においても、pチャネル型MOSトランジスタP4,P5,P6,P8,P10のバックゲート電位を電源電位VDDとし、nチャネル型MOSトランジスタN7,N8のバックゲート電位を接地電位GNDに予め設定することを条件とする。
【0097】
pMOSトランジスタP10を直列に挿入接続したことにより、ノードn8の電位は以下のようになる。、
n8の電位=GND+|Vt(p6)|
pチャネル型MOSトランジスタP5およびP10の直列接続ノードn6の電位は、
n6の電位=GND+|Vt(p6)|+|Vt(p10)|
となる。したがって、ノードn3の中間電位は、
となり、この電圧を受けるnチャネル型MOSトランジスタN8のノードn4の出力用の中間電圧は、
となる。
【0098】
すなわち、pチャネル型MOSトランジスタP10を付加することでnチャネル型MOSトランジスタN8のゲートへ入力する電圧を調節することも可能である。
【0099】
次に、本発明の第3の実施形態を図面を参照しながら説明する。第3の実施形態の電圧制御回路8dを示した図4を参照すると、第1の実施形態の構成との相違点は、nチャネル型MOSトランジスタN8に代えて、pチャネル型MOSトランジスタp11を挿入接続したことである。それ以外の構成要素は第1の実施形態と同様であり、ここでの構成の説明は省略する。
【0100】
なお、本実施形態でも、pチャネル型MOSトランジスタP4,P5,P6,P8,P11のバックゲート電位を電源電位VDDとし、nチャネル型MOSトランジスタN7,N8のバックゲート電位を接地電位GNDに予め設定することを条件とする。
【0101】
本実施形態の場合、nチャネル型MOSトランジスタN7のドレインおよびpチャネル型MOSトランジスタP5のドレインの2点間を分圧する中間電圧は、n3の中間電圧=[{VDD−Vt(p4)}−{GND+|Vt(p6)|}]/2+|Vt(p6)|
となる。
【0102】
上述した中間電位を入力する次段のpチャネル型MOSトランジスタp11のドレインには、pチャネル型MOSトランジスタP11のしきい値電圧|Vt(p11)|分低下したノードn3の中間電圧は、
n4の中間電圧=[{VDD−Vt(p4)}−{GND+Vt(p6)}]/2−|Vt(p11)|
が得られる。
【0103】
本実施形態では、中間電圧出力端子10に接続するMOSトランジスタをpチャネル型MOSトランジスタP11で構成することもできる。
【0104】
なお、前述した第2の実施形態およびその変形例におけるnMOSトランジスタN8を、上述の実施形態のようにpMOSトランジスタP11に置き換えても中間電圧制御回路を構成出来ることは明らかである。
【0105】
次に、本発明の第4の実施形態を図面を参照しながら説明する。第4の実施形態の電圧制御回路8eを示した図5を参照すると、第1の実施形態の構成との相違点は、中間電圧出力端子10とGND間に接続するpチャネル型MOSトランジスタP8をnチャネル型MOSトランジスタN11に置き換え、置き換えたnチャネル型MOSトランジスタN11のゲートにはイネーブル信号の極性反転信号を与えるように構成したことである。それ以外の構成要素は第1の実施形態と同様であり、ここでの構成の説明は省略する。
【0106】
なお、本実施形態でも、pチャネル型MOSトランジスタP4,P5,P6,P8のバックゲート電位を電源電位VDDとし、nチャネル型MOSトランジスタN7,N8,N11のバックゲート電位を接地電位GNDに予め設定することを条件とする。
【0107】
nチャネル型MOSトランジスタN11のゲートにはイネーブル信号の極性反転信号を端子11に入力する。中間電圧を出力するとき、イネーブル信号を“L”レベルにすると、pチャネル型MOSトランジスタP4およびP6がそれぞれ導通状態になり中間電圧を中間電圧出力端子10に出力する。
【0108】
そのときnチャネル型MOSトランジスタN11のゲートにはイネーブル信号の極性反転信号が取り込まれるので、導通状態になるが、この時の導通抵抗はノードn4の電位が中間電圧を出力できるように予め設定する。
【0109】
中間電圧を出力しないときはイネーブル信号が“H”レベルになるので、ノードn4の電位は0Vになる。
【0110】
なお、前述した第2の実施形態およびその変形例と第3の実施形態におけるpnチャネル型MOSトランジスタP8を、上述の実施形態のようにnチャネル型MOSトランジスタN11に置き換えても中間電圧制御回路を構成出来ることは明らかである。
【0111】
次に、本発明の第5の実施形態を図面を参照しながら説明する。第5の実施形態の電圧制御回路8fを示した図6を参照すると、第1の実施形態の構成との相違点は、電源電圧VDDとノードn4との間にpチャネル型MOSトランジスタP11を直列に挿入接続したことである。それ以外の構成要素は第1の実施形態と同様であり、ここでの構成の説明は省略する。
【0112】
なお、本実施形態でも、pチャネル型MOSトランジスタP4,P5,P6,P8,P11のバックゲート電位を電源電位VDDとし、nチャネル型MOSトランジスタN7,N8のバックゲート電位を接地電位GNDに予め設定することを条件とする。
【0113】
図9のような双方向インターフェイス内の電圧制御回路80として使用する場合、常に中間電圧を出力すると外部入出力端子7に出力される出力電圧(VOH)が低下する。したがって、出力モード時は電圧制御回路80はVDDを出力することが望ましい。
【0114】
そのために、本実施形態では、イネーブル反転入力信号端子11を設け、中間電圧を発生しない時は、pチャネル型MOSトランジスタP7を導通させることにより、中間電圧出力端子10は電源電圧VDD電圧を出力出来るようにした。
【0115】
次に、本発明の第6の実施形態を図面を参照しながら説明する。
本発明の電圧制御回路8fを搭載する入出力回路部分は、電圧制御回路以外は前述した従来の入出力回路と同様に、イネーブル信号入力端子1と、内部信号入力端子2と、ゲートコントロール回路3と、出力バッファ4と、入力バッファ5と、トランスファデートとしてDipN−Tr6と、外部入出力端子7とを備える場合に適用する。
【0116】
すなわち、前述した従来の入出力回路との相違点は、電圧制御回路の構成が異なることであり、それ以外の構成は同一であるので、ここでは電圧制御回路8f以外の構成の説明は省略する。
【0117】
第6の実施形態の電圧制御回路8gを示した図8を参照すると、第1の実施形態の構成との相違点は、接地電圧GNDとノードn4との間にnチャネル型MOSトランジスタN9を直列に挿入接続したことである。それ以外の構成要素は第1の実施形態と同様であり、ここでの構成の説明は省略する。
【0118】
なお、本実施形態でも、pチャネル型MOSトランジスタP4,P5,P6,P8のバックゲート電位を電源電位VDDとし、nチャネル型MOSトランジスタN7,N8,N9のバックゲート電位を接地電位GNDに予め設定することを条件とする。
【0119】
本実施形態の構成の場合、中間電圧を発生しない時は、イネーブル信号が“H”レベルになり、pチャネル型MOSトランジスタP4,P6およびP8はいずれも非導通状態になり、中間電圧は生成しないが、nチャネル型MOSトランジスタN9が導通状態になるので、中間電圧出力端子10を0V(GND)にする。
【0120】
したがって、図2のような双方向バッファ内の電圧制御回路として使用する時、内部と外部との信号の入出力をカットする機能を持たせることが出来る。
【0121】
次に、本発明の第7の実施形態を図面を参照しながら説明する。
【0122】
本実施形態の場合も本発明の電圧制御回路8hを搭載する入出力回路部分は、電圧制御回路以外は前述した従来の入出力回路と同様に、イネーブル信号入力端子1と、内部信号入力端子2と、ゲートコントロール回路3と、出力バッファ4と、入力バッファ5と、トランスファデートとしてDipN−Tr6と、外部入出力端子7とを備える場合に適用する。
【0123】
第7の実施形態の電圧制御回路を示した図8を参照すると、第1の実施形態の構成との相違点は、イネーブル信号の極性反転信号入力端子11を設け、電源電圧VDDおよびノードn4の間にpチャネル型MOSトランジスタP11を直列に挿入接続し、pチャネル型MOSトランジスタP11のゲートにイネーブル信号の極性反転信号入力端子11を接続する。
【0124】
さらに、接地電圧GNDとノードn4との間にpチャネル型MOSトランジスタP9を直列に挿入接続する。
【0125】
さらにまた、NAND回路13と中間電圧コントロール入力端子12とを設け、NAND回路13の一方の入力端にイネーブル信号の極性反転信号入力端子11を接続し、他方の入力端子に中間電圧コントロール入力端子12を接続し、NAND回路13の出力端をpチャネル型MOSトランジスタP9のゲートに接続することである。それ以外の構成要素は第1の実施形態と同様であり、ここでの構成の説明は省略する。
【0126】
なお、本実施形態でも、pチャネル型MOSトランジスタP4,P5,P6,P7,P8,P9のバックゲート電位を電源電位VDDとし、nチャネル型MOSトランジスタN7,N8のバックゲート電位を接地電位GNDに予め設定することを条件とする。
【0127】
本実施形態によれば、中間電圧発生時に、中間電圧コントロール入力端子12に“H”レベルを入力することで、中間電圧出力端子10の中間電圧を下げることが可能となり、2種類の中間電圧を必要とする時に利用できる。
【0128】
同じように、pチャネル型MOSトランジスタ、コントロール信号を複数接続すれば、さらに数種類の中間電圧を出力可能となる。
【0129】
pチャネル型MOSトランジスタP8およびP9はnチャネル型MOSトランジスタN4と接地電位GNDとの間において並列接続になっている。そのため、pチャネル型MOSトランジスタP8が導通状態、nチャネル型MOSトランジスタP9が非導通状態の場合、オン抵抗はpチャネル型MOSトランジスタP8しかないので、オン抵抗は高くなる。
【0130】
pチャネル型MOSトランジスタP8が導通状態、pチャネル型MOSトランジスタP9が導通状態の場合、オン抵抗はpチャネル型MOSトランジスタP8およびP9の並列接続で、オン抵抗は低くなる。そのため、ノードn4の電圧を変化させることが出来る。
【0131】
利用用途としては、オン抵抗がpチャネル型MOSトランジスタP8のときは中間電圧(中間電圧出力端子10)が1.8V、オン抵抗がチャネル型MOSトランジスタPおよびP9並列接続のときは、中間電圧が2.5Vとすると、1.8V電圧が欲しい回路、2.5V電圧が欲しい回路の両方に使用可能となる。
【0132】
【発明の効果】
上述したように、本発明の半導体装置に電源電圧制御回路は、第1のスイッチ手段を介して電源電圧が供給されかつバックゲートが接地電位に接続されたnチャネル型MOSトランジスタのゲート・ソースと、第2のスイッチ手段を介して接地電位に接続されかつバックゲートが電源電位に接続されたpチャネル型MOSトランジスタのゲート・ソースとを共通接続し、その共通接続ノードから中間電圧を取り出す中間電圧生成手段と、前記第1のスイッチ手段を介して電源が供給されかつバックゲートが接地電位に接続されるとともに中間電圧を受けて所定の周辺回路へ出力する第1の出力トランジスタおよびこの出力トランジスタと接地電位間に直列接続されかつ第1および第2のスイッチ手段と同時制御されるスイッチ機能をもつ、バックゲートが電源電位に接続された第2の出力トランジスタからなる出力段とを備えた構成により、これらのトランジスタの素子サイズを増大させることなく接続容量を増加させることができ、出力段にnチャネル・ディプリーション型MOSトランジスタが接続されてもそのゲート・ドレイン間寄生容量のために発生する電圧上昇を抑制するので、電圧上昇を抑制するためにチップ面積を大きくする必要がなく、チップ面積を有効に活用できる電圧制御回路を得ることが出来る。
【0133】
また、中間電圧出力端子に付加された容量が大きいために、電圧上昇を従来例よりも低減し、ゲート破壊の防止に寄与する。
【図面の簡単な説明】
【図1】本発明の第1の実施形態の回路図である。
【図2】本発明の第2の実施形態の回路図である。
【図3】本発明の第2の実施形態の変形例の回路図である。
【図4】本発明の第3の実施形態の回路図である。
【図5】本発明の第4の実施形態の回路図である。
【図6】本発明の第5の実施形態の回路図である。
【図7】本発明の第6の実施形態の回路図である。
【図8】本発明の第7の実施形態の回路図である。
【図9】従来の半導体装置の入出力回路の構成例を示す図である。
【図10】従来の半導体装置の入出力回路における電圧制御回路の回路図である。
【図11】中間電圧発生時におけるnチャネル・ディプリーション型MOSトランジスタのゲート電圧波形の一例を示す図である。
【符号の説明】
1 イネーブル信号入力端子
2 内部信号入力端子
3 ゲートコントロール回路
4 出力バッファ
5 入力バッファ
6 nチャネル・ディプリーション型MOSトランジスタ
7 外部入出力端子
8a,8b,8c,8d,8e,8f,8g,8h,80 電圧制御回路
9 内部出力端子
10 中間電圧出力端子
11 イネーブル信号の極性反転信号入力端子
13 NAND回路
P1,〜,P11 pチャネル型MOSトランジスタ
N1,〜,N11 nチャネルMOSトランジスタ
R1 抵抗素子
Claims (19)
- 第1のスイッチ手段を介して電源電圧が供給されかつバックゲートが接地電位に接続されたnチャネル型MOSトランジスタのゲート及びソースと、第2のスイッチ手段を介して接地電位に接続されかつバックゲートが電源電位に接続されたpチャネル型MOSトランジスタのゲート及びソースとを共通接続し、その共通接続ノードから中間電圧を取り出す中間電圧生成手段と、前記第1のスイッチ手段を介して電源が供給されるとともにゲートに前記中間電圧を受けて中間電圧出力端子へ出力する第1の出力トランジスタおよびこの出力トランジスタと接地電位間に直列接続されかつ前記第1および前記第2のスイッチ手段と同時制御されるスイッチ機能をもつ第2の出力トランジスタからなる出力段とを備えたことを特徴とする半導体装置の電圧制御回路。
- 前記出力段は、この出力段が、入出力バッファと外部回路とをインタフェースするトランファゲート手段のゲートに接続されるとき、前記トランスファゲート手段のゲート・ドレイン間寄生容量に起因して惹起される瞬間上昇電圧を、前記出力段を構成するトランジスタの接続容量により吸収する電圧上昇抑制機能を有する請求項1記載の半導体装置の電圧制御回路。
- 前記出力段を構成するトランジスタの素子サイズが、前記中間電圧のレベル調整手段である請求項1記載の半導体装置の電圧制御回路。
- 前記レベル調整手段が、前記出力段を構成するトランジスタの面積の合計値は一定という条件の下に、前記中間電圧を変更する機能を有する請求項3記載の半導体装置の電圧制御回路。
- 前記電圧制御回路は、前記中間電圧を発生しないとき、前記中間電圧生成手段のトランジスタと前記出力段のトランジスタとを非導通状態にして自身の消費電流を抑制する機能を有する請求項1記載の半導体装置の電圧制御回路。
- 前記中間電圧生成手段は、前記出力段の前記第1の出力トランジスタのゲートへ出力する電圧をレベル低下させる手段として、前記第1のスイッチ手段と前記nチャネル型MOSトランジスタとの間に挿入接続される、ゲート及びドレイン間が接続されたnチャネル型MOSトランジスタを有する請求項1記載の半導体装置の電圧制御回路。
- 前記中間電圧生成手段は、前記出力段の前記第1の出力トランジスタのゲートへ出力する中間電圧をレベル上昇させる手段として、前記第2のスイッチ手段と前記pチャネル型MOSトランジスタとの間に挿入接続される、ゲート及びドレイン間が接続されたpチャネル型MOSトランジスタを有する請求項1記載の半導体装置の電圧制御回路。
- 前記第1の出力トランジスタをバックゲートが接地電位に接続されたnチャネル型MOSトランジスタとし、前記第2の出力トランジスタをバックゲートが電源電位に接続されたpチャネル型MOSトランジスタとする請求項1または3記載の半導体装置の電圧制御回路。
- 前記第1の出力トランジスタをバックゲートが電源電位に接続されたpチャネル型MOSトランジスタとし、前記第2の出力トランジスタをバックゲートが接地電位に接続されたnチャネル型MOSトランジスタとする請求項1または3記載の半導体装置の電圧制御回路。
- 前記第1および前記第2の出力トランジスタをバックゲートが接地電位に接続されたnチャネル型MOSトランジスタとする請求項1または3記載の半導体装置の電圧制御回路。
- 前記第1および前記第2の出力トランジスタをバックゲートが電源電位に接続されたpチャネル型MOSトランジスタとする請求項1または3記載の半導体装置の電圧制御回路。
- 前記電圧制御回路は、ソースを電源電位に接続しゲートにイネーブル信号を入力する第1のpチャネル型MOSトランジスタと、ドレインを前記第1のpチャネル型MOSトランジスタのドレインに接続しゲートおよびソースを互いに接続する第1のnチャネル型MOSトランジスタと、ゲートおよびソースが前記第1のnチャネル型MOSトランジスタのソースに共通接続する第2のpチャネル型MOSトランジスタと、ソースを前記第2のpチャネル型MOSトランジスタのドレインに接続しゲートに前記イネーブル信号を入力しドレインを接地電位に接続する第3のpチャネル型MOSトランジスタとから構成する中間電圧生成手段と、ドレインを前記第1のpチャネル型MOSトランジスタのドレインに接続しゲートを前記共通接続の接続点に接続しソースを中間電圧出力端子に接続する第2のnチャネル型MOSトランジスタと、ソースを前記中間電圧出力端子に接続しゲートに前記イネーブル信号を入力して前記第1および前記第3のpチャネル型MOSトランジスタと同時制御されるスイッチ機能をもつ第4のpチャネル型MOSトランジスタとから構成する前記出力段とを備え、前記第1,前記第2,前記第3および前記第4のpチャネル型MOSトランジスタのバックゲートを電源電位とし、前記第1および前記第2のnチャネル型MOSトランジスタのバックゲートを接地電位に予め設定する請求項1,2,3,5,6,または7記載の半導体装置の電圧制御回路。
- 前記第1のpチャネル型MOSトランジスタおよび前記第1のnチャネル型MOSトランジスタのそれぞれのドレインを直接接続する構成に代えて、前記第1のpチャネル型MOSトランジスタのドレインにゲートおよびドレインを接続し、前記第1のnチャネル型MOSトランジスタのドレインにソースを接続する、バックゲートが接地電位に接続された第3のnチャネル型MOSトランジスタをさらに有する請求項12記載の半導体装置の電圧制御回路。
- 前記第2のpチャネル型MOSトランジスタのドレインおよび前記第3のpチャネル型MOSトランジスタのソースを直接接続する構成に代えて、前記第2のpチャネル型MOSトランジスタのドレインとソースを互いに接続し、ゲートおよびドレインを前記第3のpチャネル型MOSトランジスタのソースに共通接続する、バックゲートが電源電位に接続された第5のpチャネル型MOSトランジスタをさらに有する請求項12記載の半導体装置の電圧制御回路。
- 前記第2のnチャネル型MOSトランジスタに代えて、バックゲートが電源電位に接続された第6のpチャネル型MOSトランジスタが接続される請求項12,13または14記載の半導体装置の電圧制御回路。
- 前記第4のpチャネル型MOSトランジスタに代えて、バックゲートが接地電位に接続された第4のnチャネル型MOSトランジスタが接続される請求項12,13または14記載の半導体装置の電圧制御回路。
- 前記電圧制御回路は、ソースおよびバックゲートを電源電位に接続し、ゲートに前記イネーブル信号の極性反転信号を入力し、ドレインを前記中間電圧出力端子に接続する第7のpチャネル型MOSトランジスタをさらに有する請求項12,13,14,15または16記載の半導体装置の電圧制御回路。
- 前記電圧制御回路は、ドレインを前記中間電圧出力端子に接続し、バックゲートを電源電位に接続し、ゲートに前記イネーブル信号を入力し、ソースを接地電位に接続する第5のnチャネル型MOSトランジスタをさらに有する請求項12記載の半導体装置の電圧制御回路。
- 前記電圧制御回路は、第1の入力端に前記イネーブル信号の極性反転信号を入力し、第2の入力端に前記中間電圧の制御信号を入力する反転論理積回路と、この反転論理積回路の出力端にゲートを接続し、ソースを前記中間電圧出力端子に接続し、バックゲートを電源電位に接続し、ドレインを接地電位に接続する第8のpチャネル型MOSトランジスタとをさらに有する請求項17記載の半導体装置の電圧制御回路。
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