JPS61245562A - 静電波壊防止回路 - Google Patents
静電波壊防止回路Info
- Publication number
- JPS61245562A JPS61245562A JP8638685A JP8638685A JPS61245562A JP S61245562 A JPS61245562 A JP S61245562A JP 8638685 A JP8638685 A JP 8638685A JP 8638685 A JP8638685 A JP 8638685A JP S61245562 A JPS61245562 A JP S61245562A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- input terminal
- circuit
- diode
- external input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015556 catabolic process Effects 0.000 title claims abstract description 10
- 230000003449 preventive effect Effects 0.000 title abstract 2
- 230000002265 prevention Effects 0.000 claims description 23
- 230000006378 damage Effects 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 15
- 230000005669 field effect Effects 0.000 claims description 9
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、静電破壊防止回路技術さらには半導体集積
回路装置の入力部に適用して特に有効な技術に関するも
ので１例えばバイポーラ素子とＭＯ８素子の両方を用い
ることにより低消費電力化と動作の高速化をはかった論
理用半導体集積回路装置に利用して有効な技術に関する
ものである。
回路装置の入力部に適用して特に有効な技術に関するも
ので１例えばバイポーラ素子とＭＯ８素子の両方を用い
ることにより低消費電力化と動作の高速化をはかった論
理用半導体集積回路装置に利用して有効な技術に関する
ものである。
一般に、半導体集積回路装置では、例えばコロナ社発行
「集積回路工学（２）」柳井久義、永田穣 共著、昭和
５４年６月１０日初版発行、１４７゜１４８頁に記載の
ように、その外部入力端子と内部回路の間に静電破壊防
止回路が設けられる。
「集積回路工学（２）」柳井久義、永田穣 共著、昭和
５４年６月１０日初版発行、１４７゜１４８頁に記載の
ように、その外部入力端子と内部回路の間に静電破壊防
止回路が設けられる。
第３図は従来の静電破壊防止回路の一例を示す。
同図に示す静電破壊防止回路１は、論理用半導体集積回
路装置ＩＣの外部入力端子Ｐｉと内部回路２との間に設
けられるものであって、接地電位側から外部入力端子Ｐ
ｉに向けて順方向に接続するダイオードＤ１を有する。
路装置ＩＣの外部入力端子Ｐｉと内部回路２との間に設
けられるものであって、接地電位側から外部入力端子Ｐ
ｉに向けて順方向に接続するダイオードＤ１を有する。
このダイオードＤ１は、外部入力Ｐｉからマイナス極性
の高圧サージが印加されたときに、接地側から端子Ｐｉ
側にバイパス電流＋Ｉｐを流す。これにより、入力回路
のバイポーラ・トランジスタＱ１のベース入力電圧が一
定電位以下にクランプされて、該トランジスタＱ１が破
壊から保護される。
の高圧サージが印加されたときに、接地側から端子Ｐｉ
側にバイパス電流＋Ｉｐを流す。これにより、入力回路
のバイポーラ・トランジスタＱ１のベース入力電圧が一
定電位以下にクランプされて、該トランジスタＱ１が破
壊から保護される。
なお、バイポーラ・トランジスタＱ１は、ダイオードＤ
３および抵抗Ｒ１とともに、エミッタフォロワで動作す
る入力回路を構成する。
３および抵抗Ｒ１とともに、エミッタフォロワで動作す
る入力回路を構成する。
ところが、上記ダイオードＤ１だけでは、マイナス極性
の高圧サージには効果があるが、プラス極性の高圧サー
ジに対しては余り効果がない。
の高圧サージには効果があるが、プラス極性の高圧サー
ジに対しては余り効果がない。
そこで、第３図中に点線で示すように、接地電位側から
外部入力端子Ｐｉに向けて順方向に接続する第１のダイ
オードＤ１とともに、その外部入力端子Ｐｉから電源電
位Ｖｃｃ側に向けて順方向に接続する第２のダイオード
Ｄ２を設けることが提案されている。これによれば、マ
イナス極性の高圧サージは第１のダイオードＤ１によっ
て接地電位側にクランプされ、プラス極性の高圧サージ
は第２のダイオードＤ２によって電源電位Ｖｃｃ側にク
ランプされるようになって、正負いずれの極性の高圧サ
ージに対しても十分な静電破壊防止の効果が得られるよ
うになる。
外部入力端子Ｐｉに向けて順方向に接続する第１のダイ
オードＤ１とともに、その外部入力端子Ｐｉから電源電
位Ｖｃｃ側に向けて順方向に接続する第２のダイオード
Ｄ２を設けることが提案されている。これによれば、マ
イナス極性の高圧サージは第１のダイオードＤ１によっ
て接地電位側にクランプされ、プラス極性の高圧サージ
は第２のダイオードＤ２によって電源電位Ｖｃｃ側にク
ランプされるようになって、正負いずれの極性の高圧サ
ージに対しても十分な静電破壊防止の効果が得られるよ
うになる。
しかしながら、上述した静電破壊防止回路１では、以下
に述べるような不都合が生じる、ということが本発明者
によって明らかとされた。
に述べるような不都合が生じる、ということが本発明者
によって明らかとされた。
すなわち、第３図に示すように、入力端子Ｐｉに外部回
路３の出力を接続すると、入力端子Ｐｉから第２のダイ
オードＤ２の順方向を通□して、その外部回路３の出力
が半導体集積回路装置ＩＣ内の内部電源ラインＬに接続
される状態が生じる。
路３の出力を接続すると、入力端子Ｐｉから第２のダイ
オードＤ２の順方向を通□して、その外部回路３の出力
が半導体集積回路装置ＩＣ内の内部電源ラインＬに接続
される状態が生じる。
この状態では、半導体集積回路装置ＩＣ側の電源（Ｖｃ
ｃ）が投入されていない場合でも、その外部回路３の出
力電圧が入力端子Ｐｉおよび第２のダイオードＤ２の順
方向を介して半導体集積回路装置ＩＣ側の内部電源ライ
ンＬに乗ってしまい、こわにより半導体集積回路装置Ｉ
Ｃは疑似的に電源が投入されたのと同じ状態になってし
まう。このような状態になると、半導体集積回路装置Ｉ
Ｃ内の電源電位Ｖｃｃが外部回路３の論理出力状態によ
って激しく変動し、これにより甚だしい誤動作が生じる
ようになってしまう。このような誤動作の発生を回避す
るためには、結局、半導体集積回路装置ＩＣの電源を外
部回路２の電源よりも常に先に投入する、といった配慮
を行わなければならない。
ｃ）が投入されていない場合でも、その外部回路３の出
力電圧が入力端子Ｐｉおよび第２のダイオードＤ２の順
方向を介して半導体集積回路装置ＩＣ側の内部電源ライ
ンＬに乗ってしまい、こわにより半導体集積回路装置Ｉ
Ｃは疑似的に電源が投入されたのと同じ状態になってし
まう。このような状態になると、半導体集積回路装置Ｉ
Ｃ内の電源電位Ｖｃｃが外部回路３の論理出力状態によ
って激しく変動し、これにより甚だしい誤動作が生じる
ようになってしまう。このような誤動作の発生を回避す
るためには、結局、半導体集積回路装置ＩＣの電源を外
部回路２の電源よりも常に先に投入する、といった配慮
を行わなければならない。
以上のように、２つのダイオードＤｉ、Ｄ２によって正
負いずれの極性の高圧サージに対しても有効な破壊防止
効果を得ようとすると、これによって電源の投入順序が
制約されるようになってしまう、という不都合を生じる
ことが本発明者によって明らかにされた。
負いずれの極性の高圧サージに対しても有効な破壊防止
効果を得ようとすると、これによって電源の投入順序が
制約されるようになってしまう、という不都合を生じる
ことが本発明者によって明らかにされた。
なお、第３図において、第２のダイオードＤ１に直列に
挿入されている抵抗Ｒ２の値を大きくすれば、外部回路
３側から半導体集積回路装置ＩＣ側の内部電源ラインＬ
に流れ込む電流ＩＣを制限することができるが、その代
わりにプラス極性の高圧サージに対する破壊防止効果が
十分に得られなくなってしまう。
挿入されている抵抗Ｒ２の値を大きくすれば、外部回路
３側から半導体集積回路装置ＩＣ側の内部電源ラインＬ
に流れ込む電流ＩＣを制限することができるが、その代
わりにプラス極性の高圧サージに対する破壊防止効果が
十分に得られなくなってしまう。
また、上述したもの以外に、抵抗とコンデンサによる積
分回路によって静電気などによる高圧サージを抑制する
ようにした静電破壊防止回路もあるが、このものは、そ
の積分回路の時定数によって入力動作を大きく低下させ
てしまう、という別の問題を有している。
分回路によって静電気などによる高圧サージを抑制する
ようにした静電破壊防止回路もあるが、このものは、そ
の積分回路の時定数によって入力動作を大きく低下させ
てしまう、という別の問題を有している。
この発明の目的は、入力動作の速度を低下させることな
く、また電源投入順序に制約を生じることなく、正負い
ずれの極性の高圧サージに対しても十分な破壊防止効果
を得ることができるようにした静電破壊防止回路技術を
提供することにある。
く、また電源投入順序に制約を生じることなく、正負い
ずれの極性の高圧サージに対しても十分な破壊防止効果
を得ることができるようにした静電破壊防止回路技術を
提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、電源が投入されていないときに非導通状態を
保つスイッチング素子を備えるとともに、このスイッチ
ング素子を外部入力端子を電源電位側との間に直列に介
在させることにより、外部回路からの疑似的な電源投入
を阻止するようにし、これにより入力動作の速度を低下
させることなく、また電源投入順序に制約を生じること
なく、正負いずれの極性の高圧サージに対しても十分な
破壊防止効果を得ることかできるようにする、という目
的を達成するものである。
保つスイッチング素子を備えるとともに、このスイッチ
ング素子を外部入力端子を電源電位側との間に直列に介
在させることにより、外部回路からの疑似的な電源投入
を阻止するようにし、これにより入力動作の速度を低下
させることなく、また電源投入順序に制約を生じること
なく、正負いずれの極性の高圧サージに対しても十分な
破壊防止効果を得ることかできるようにする、という目
的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明による静電破壊防止回路の一実施例を
示す。
示す。
同図に示す静電破壊防止回路１は、バイポーラ素子とＭ
Ｏ８素子の両方を用いることにより低消費電力化と動作
の高速化をはかった論理用半導体集積回路装置ＩＣの外
部入力端子Ｐｉと内部回路２との間に設けられるもので
あって、接地電位側から外部入力端子Ｐｉに向けて順方
向に接続する第１にダイオードＤ１と、外部入力端子Ｐ
ｉから電源電位Ｖｃｑ側に向けて順方向に接続する第２
のダイオードＤＩとが設けられている。
Ｏ８素子の両方を用いることにより低消費電力化と動作
の高速化をはかった論理用半導体集積回路装置ＩＣの外
部入力端子Ｐｉと内部回路２との間に設けられるもので
あって、接地電位側から外部入力端子Ｐｉに向けて順方
向に接続する第１にダイオードＤ１と、外部入力端子Ｐ
ｉから電源電位Ｖｃｑ側に向けて順方向に接続する第２
のダイオードＤＩとが設けられている。
これとともに、外部入力端子Ｐｉと上記電源電位Ｖｃｃ
側との間に直列に介在して、電源（Ｖｃｃ）が正規に投
入されたときだけ導通状態となるスイッチング素子が設
けられている。この場合、実施例では、そのスイッチン
グ素子としてｎチャンネルＭＯＳ電界効果トランジスタ
Ｍ１が使用されている。このＭＯ８電界効果１〜ランジ
スタＭ１は、そのソース側が内部電源ラインＬに接続さ
れている。そして、この内部電源ラインＬの電位によっ
て導通制御されるようになっている。電源（Ｖｃｃ）が
正規に投入されていない状態では、内部電源ラインＬの
電位が接地電位側に落ちることにより、ＭＯ８Ｏ８電界
効果トランジスタガ１フ（ＯＦＦ）状態を保ち、入力端
に高電圧が印加されることにより、サージを逃がす抵抗
として働く。また、電源（Ｖｃｃ）が正規に投入された
状態では、内部電源ラインＬの電位がプラス側に高くな
ることにより、ＭＯ８Ｏ８電界効果トランジスタガ１フ
（ＯＦＦ）状態となる。
側との間に直列に介在して、電源（Ｖｃｃ）が正規に投
入されたときだけ導通状態となるスイッチング素子が設
けられている。この場合、実施例では、そのスイッチン
グ素子としてｎチャンネルＭＯＳ電界効果トランジスタ
Ｍ１が使用されている。このＭＯ８電界効果１〜ランジ
スタＭ１は、そのソース側が内部電源ラインＬに接続さ
れている。そして、この内部電源ラインＬの電位によっ
て導通制御されるようになっている。電源（Ｖｃｃ）が
正規に投入されていない状態では、内部電源ラインＬの
電位が接地電位側に落ちることにより、ＭＯ８Ｏ８電界
効果トランジスタガ１フ（ＯＦＦ）状態を保ち、入力端
に高電圧が印加されることにより、サージを逃がす抵抗
として働く。また、電源（Ｖｃｃ）が正規に投入された
状態では、内部電源ラインＬの電位がプラス側に高くな
ることにより、ＭＯ８Ｏ８電界効果トランジスタガ１フ
（ＯＦＦ）状態となる。
なお、バイポーラ・トランジスタＱ１は、ダイｒ Ｑ
） オードＤ３および抵抗Ｒ１とともに、エミッフオロワで
動作する入力回路を構成する。
） オードＤ３および抵抗Ｒ１とともに、エミッフオロワで
動作する入力回路を構成する。
ここで先ず、静電破壊防止回路としての動作について説
明する。
明する。
第２図（ａ）に示すように、外部入力端子Ｐｉにマイナ
ス極性の高圧サージ−Ｖｒが印加されたときには、図中
に矢印で示すように、接地電位側から第１のダイオード
Ｄ１の順方向を通るバイパス電流＋Ｉｐが流れることに
より、入力部の１−ランジスタＱ１のベース入力電圧が
一定電位以下にクランプされる。これにより、内部回路
２がマイナス極性の高圧サージ−Ｖｒから保護される。
ス極性の高圧サージ−Ｖｒが印加されたときには、図中
に矢印で示すように、接地電位側から第１のダイオード
Ｄ１の順方向を通るバイパス電流＋Ｉｐが流れることに
より、入力部の１−ランジスタＱ１のベース入力電圧が
一定電位以下にクランプされる。これにより、内部回路
２がマイナス極性の高圧サージ−Ｖｒから保護される。
また、第２図（ｂ）に示すように、外部入力端子Ｐｉに
プラス極性の高圧サージ＋Ｖｒが印加されたときには、
図中に矢印で示すように、第２のダイオードＤ１の順方
向から電源電位Ｖｃｃ側に抜けるバイパス電流−Ｉｐが
流れることにより、入力部のトランジスタＱ１のベース
入力電圧が一定位以下にクランプされる。これにより、
内部回路２はプラス極性の高圧サージ＋Ｖｒからも保護
さくＯノ れる。
プラス極性の高圧サージ＋Ｖｒが印加されたときには、
図中に矢印で示すように、第２のダイオードＤ１の順方
向から電源電位Ｖｃｃ側に抜けるバイパス電流−Ｉｐが
流れることにより、入力部のトランジスタＱ１のベース
入力電圧が一定位以下にクランプされる。これにより、
内部回路２はプラス極性の高圧サージ＋Ｖｒからも保護
さくＯノ れる。
以上のようにして、正負にずれの極性の高圧サージ＋Ｖ
ｒ、−Ｖｒに対しても確実な破壊防止効果を得ることが
できる。
ｒ、−Ｖｒに対しても確実な破壊防止効果を得ることが
できる。
次に、第１図に示すように、外部入力端子Ｐｉに外部回
路３の出力が接続されたときの動作について説明する。
路３の出力が接続されたときの動作について説明する。
同図において、半導体集積回路装置ＩＣに正規の電源（
Ｖｃｃ）が投入されていない場合には、上述したように
ＭＯ８Ｏ８電界効果トランジスタガ１フ（ＯＦＦ）状態
を保つようになる。この状態では、入力端子Ｐｉと内部
電源ラインＬとが切り離される。従って、その入力端子
Ｐｉに接続された外部回路３の出力がどのように変化し
ても、その出力から内部電源ラインＬ側に疑似電源電流
ＩＣが流れ込むことはない。つまり、オフ（ＯＦＦ）状
態のＭＯ８Ｏ８電界効果トランジスタガ１って、半導体
集積回路装置ＩＣに疑似的に電源が投入されるのが防止
される。これにより、電源（Ｖｃｃ）の投入がどのよう
な順序で行われても、その順序による誤動作発生の恐れ
はない。
Ｖｃｃ）が投入されていない場合には、上述したように
ＭＯ８Ｏ８電界効果トランジスタガ１フ（ＯＦＦ）状態
を保つようになる。この状態では、入力端子Ｐｉと内部
電源ラインＬとが切り離される。従って、その入力端子
Ｐｉに接続された外部回路３の出力がどのように変化し
ても、その出力から内部電源ラインＬ側に疑似電源電流
ＩＣが流れ込むことはない。つまり、オフ（ＯＦＦ）状
態のＭＯ８Ｏ８電界効果トランジスタガ１って、半導体
集積回路装置ＩＣに疑似的に電源が投入されるのが防止
される。これにより、電源（Ｖｃｃ）の投入がどのよう
な順序で行われても、その順序による誤動作発生の恐れ
はない。
以上のようにして、入力動作の速度を低下させることな
く、また電源投入順序に制約を生じることなく、正負い
ずれの極性の高圧サージに対しても十分な破壊防止効果
を得ることができるようになっている。
く、また電源投入順序に制約を生じることなく、正負い
ずれの極性の高圧サージに対しても十分な破壊防止効果
を得ることができるようになっている。
（１）電源が投入されていないときに非導通状態を保ス
イッチング素子を備えるとともに、このスイッチング素
子を外部入力端子と電源電位側との間に直列に介在させ
ることにより、外部回路からの疑似的な電源投入を阻止
することができ、これにより入力動作の速度を低下させ
ることなく、また電源投入順序に制約を生じることなく
、正負いずれの極性の高圧サージに対しても十分か破壊
防止効果を得ることができる、という効果が得られる。
イッチング素子を備えるとともに、このスイッチング素
子を外部入力端子と電源電位側との間に直列に介在させ
ることにより、外部回路からの疑似的な電源投入を阻止
することができ、これにより入力動作の速度を低下させ
ることなく、また電源投入順序に制約を生じることなく
、正負いずれの極性の高圧サージに対しても十分か破壊
防止効果を得ることができる、という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ＭＯＳ電
界効果トランジスタＭ１の代わりにバイポーラ・トラン
ジスタを用いる構成であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記ＭＯＳ電
界効果トランジスタＭ１の代わりにバイポーラ・トラン
ジスタを用いる構成であってもよい。
以上、本発明者によってなされた発明をその背景となっ
た利用分野である高速論理用の半導体集積回路装置にお
ける静電破壊防止回路技術に適用した場合について説明
したが、それに限定されるものではなく、例えばアナロ
グ回路における静電破壊防止回路技術などにも適用でき
る。
た利用分野である高速論理用の半導体集積回路装置にお
ける静電破壊防止回路技術に適用した場合について説明
したが、それに限定されるものではなく、例えばアナロ
グ回路における静電破壊防止回路技術などにも適用でき
る。
第１図はこの発明による静電破壊防止回路の−ための図
であり、 第３図は本発明に先立ち、本発明者によって検討された
システムの概要を示す回路図である。 ＩＣ・・・半導体集積回路装置、１・・・静電破壊防止
回路、２・・・内部回路、ＤＩ、Ｄ２・・・第１．第２
゜のダイオード、Ｍｌ・・・スイッチング素子としての
ＭＯＳ電界効果トランジスタ、Ｖｃｃ・・・電源電位、
Ｌ・・・半導体集積回路装置ＩＣの内部電源ライン。
であり、 第３図は本発明に先立ち、本発明者によって検討された
システムの概要を示す回路図である。 ＩＣ・・・半導体集積回路装置、１・・・静電破壊防止
回路、２・・・内部回路、ＤＩ、Ｄ２・・・第１．第２
゜のダイオード、Ｍｌ・・・スイッチング素子としての
ＭＯＳ電界効果トランジスタ、Ｖｃｃ・・・電源電位、
Ｌ・・・半導体集積回路装置ＩＣの内部電源ライン。
Claims (2)
- １．半導体集積回路装置の外部入力端子と内部回路との
間に設けられる静電破壊防止回路であって、接地電位側
から上記外部入力端子に向けて順方向に接続する第１の
ダイオードと、上記外部入力端子から電源電位側に向け
て順方向に接続する第２のダイオードと、上記外部入力
端子と上記電源電位側との間に直列に介在して、電源が
投入されたときだけ導通状態となるスイッチング素子と
を備えたことを特徴とする静電破壊防止回路。 - ２．上記スイッチング素子が、電源によって導通制御さ
れるＭＯＳ電界効果トランジスタであることを特徴とす
る特許請求の範囲第１項記載の静電破壊防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8638685A JPS61245562A (ja) | 1985-04-24 | 1985-04-24 | 静電波壊防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8638685A JPS61245562A (ja) | 1985-04-24 | 1985-04-24 | 静電波壊防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61245562A true JPS61245562A (ja) | 1986-10-31 |
Family
ID=13885432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8638685A Pending JPS61245562A (ja) | 1985-04-24 | 1985-04-24 | 静電波壊防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61245562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702576A (nl) * | 1987-07-23 | 1989-02-16 | Mitsubishi Electric Corp | Ingangsbeveiligingsinrichting van een halfgeleiderketeninrichting. |
-
1985
- 1985-04-24 JP JP8638685A patent/JPS61245562A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702576A (nl) * | 1987-07-23 | 1989-02-16 | Mitsubishi Electric Corp | Ingangsbeveiligingsinrichting van een halfgeleiderketeninrichting. |
| US4858055A (en) * | 1987-07-23 | 1989-08-15 | Mitsubishi Denki Kabushiki Kaisha | Input protecting device for a semiconductor circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0135499B1 (ko) | 집적 회로 | |
| US7224560B2 (en) | Destructive electrical transient protection | |
| JP3610890B2 (ja) | 電気負荷駆動回路 | |
| US7394631B2 (en) | Electrostatic protection circuit | |
| JPH10229639A (ja) | 集積化供給保護 | |
| JPH06296362A (ja) | 電力用トランジスタを保護するための保護回路 | |
| US5333093A (en) | Protection apparatus for series pass MOSFETS | |
| JPH0213115A (ja) | 電力用電界効果トランジスタ駆動回路 | |
| KR0139400B1 (ko) | 오동작 방지회로 및 보호회로 | |
| JP2549741B2 (ja) | Ｃｍｏｓ集積回路用の静電放電気からの保護回路 | |
| US4287436A (en) | Electrical circuit for driving an inductive load | |
| US5986861A (en) | Clamp | |
| KR940006258A (ko) | 반도체장치 및 고체촬상장치의 수평레지스터 | |
| JPS5815321A (ja) | 相補型ｍｏｓ装置の駆動回路 | |
| JP3464340B2 (ja) | 半導体集積回路装置 | |
| US6101077A (en) | Electrostatic protection circuit of a semiconductor device | |
| JP3499578B2 (ja) | 半導体集積回路 | |
| JPS61245562A (ja) | 静電波壊防止回路 | |
| JPH0379120A (ja) | 入力保護回路 | |
| JPH02246613A (ja) | 静電破壊保護回路 | |
| US20030107424A1 (en) | ESD protection circuit | |
| JPH05244736A (ja) | 給電装置 | |
| JP3554353B2 (ja) | 電界効果トランジスタの保護装置 | |
| JP3003825B2 (ja) | サージ電圧保護回路 | |
| EP0666596B1 (en) | Protection apparatus for series pass MOSFETs |