JPH05251635A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05251635A JPH05251635A JP2937292A JP2937292A JPH05251635A JP H05251635 A JPH05251635 A JP H05251635A JP 2937292 A JP2937292 A JP 2937292A JP 2937292 A JP2937292 A JP 2937292A JP H05251635 A JPH05251635 A JP H05251635A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48265—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
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- H01L2224/491—Disposition
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- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
Abstract
(57)【要約】
【目的】半導体チップ上に設けた複数の素子の高速、同
時動作時に発生する電源ノイズの影響を低減させる。 【構成】半導体チップ１の上に設けた絶縁膜４の上に薄
膜チップコンデンサ５をアレイ状に搭載し半導体チップ
１上に設けた各電源電極２とＧＮＤ電極３との間にそれ
ぞれの薄膜コンデンサ５を接続することにより、電源ノ
イズをバイパスさせる個々のコンデンサの容量を小さく
することができ、高周波特性を向上できる。
時動作時に発生する電源ノイズの影響を低減させる。 【構成】半導体チップ１の上に設けた絶縁膜４の上に薄
膜チップコンデンサ５をアレイ状に搭載し半導体チップ
１上に設けた各電源電極２とＧＮＤ電極３との間にそれ
ぞれの薄膜コンデンサ５を接続することにより、電源ノ
イズをバイパスさせる個々のコンデンサの容量を小さく
することができ、高周波特性を向上できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
バイパスコンデンサに関する。
バイパスコンデンサに関する。
【０００２】
【従来の技術】近年、トランジスタの駆動能力の向上に
よる半導体装置の動作の高速化や回路の集積度の増大に
より、半導体素子内における電源ノイズΔＶにる電位変
動が回路の動作性能を著しく制限するようになってい
る。半導体チップ内で同時動作する出力バッファ数を
Ｎ，動作時の出力バッファの電流変化をｄｉ／ｄｔ，電
源及びＧＮＤ配線のインダクタンス成分をＬとすれば電
源ノイズΔＶは次式により与えられる。
よる半導体装置の動作の高速化や回路の集積度の増大に
より、半導体素子内における電源ノイズΔＶにる電位変
動が回路の動作性能を著しく制限するようになってい
る。半導体チップ内で同時動作する出力バッファ数を
Ｎ，動作時の出力バッファの電流変化をｄｉ／ｄｔ，電
源及びＧＮＤ配線のインダクタンス成分をＬとすれば電
源ノイズΔＶは次式により与えられる。
【０００３】ΔＶ＝Ｎ×Ｌ ｄｉ／ｄｔ この電源ノイズΔＶにより半導体素子の誤動作、機能低
下が生じている。
下が生じている。
【０００４】従来の半導体装置の第１の例は、図３に示
すように、プリント基板１０上に搭載した半導体装置９
の電源ピンとＧＮＤピンの間に接続して半導体装置９近
傍のプリント基板１０上にチップ形積層セラミックコン
デンサ１１を設置して電源ノイズをバイパスしていた。
すように、プリント基板１０上に搭載した半導体装置９
の電源ピンとＧＮＤピンの間に接続して半導体装置９近
傍のプリント基板１０上にチップ形積層セラミックコン
デンサ１１を設置して電源ノイズをバイパスしていた。
【０００５】また、従来の半導体装置の第２の例は、図
４（ａ），（ｂ）に示すように、半導体装置９のパッケ
ージ上にチップ形セラミックコンデンサ１１を搭載し
て、パケージ内のリード６に接続し、パッケージに搭載
した半導体チップ１の電源電極とＧＮＤ電極との間に金
属細線７を介して接続している。
４（ａ），（ｂ）に示すように、半導体装置９のパッケ
ージ上にチップ形セラミックコンデンサ１１を搭載し
て、パケージ内のリード６に接続し、パッケージに搭載
した半導体チップ１の電源電極とＧＮＤ電極との間に金
属細線７を介して接続している。
【０００６】また、従来の半導体装置の第３の例は、図
５に示すように、パッケージ上に搭載した半導体チップ
１の上面に設けた薄膜コンデンサ１３を半導体チップ１
の電源電極２とＧＮＤ電極３との間に金属細線７により
接続していた。
５に示すように、パッケージ上に搭載した半導体チップ
１の上面に設けた薄膜コンデンサ１３を半導体チップ１
の電源電極２とＧＮＤ電極３との間に金属細線７により
接続していた。
【０００７】
【発明が解決しようとする課題】従来の半導体装置は、
バイパスコンデンサをプリント基板上又はパッケージ上
に搭載したものでは半導体チップと内部リード間を接続
する金属細線及び内部リードによるインダクタンス成分
により、生ずる電源ノイズは除去できなかった。
バイパスコンデンサをプリント基板上又はパッケージ上
に搭載したものでは半導体チップと内部リード間を接続
する金属細線及び内部リードによるインダクタンス成分
により、生ずる電源ノイズは除去できなかった。
【０００８】また、半導体チップ上に薄膜コンデンサを
形成するものでは、すべての電源およびＧＮＤ電極に接
続するために容量を大きくしなければならず高周波特性
が悪くなるという欠点があった。
形成するものでは、すべての電源およびＧＮＤ電極に接
続するために容量を大きくしなければならず高周波特性
が悪くなるという欠点があった。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
集積回路を形成した半導体チップと、前記半導体チップ
の上面に設けた絶縁膜の上にアレイ状に配置して設け且
つ前記半導体チップに設けた複数の電源電極とＧＮＤ電
極とのそれぞれの間に個々に接続された薄膜チップコン
デンサとを備えている。
集積回路を形成した半導体チップと、前記半導体チップ
の上面に設けた絶縁膜の上にアレイ状に配置して設け且
つ前記半導体チップに設けた複数の電源電極とＧＮＤ電
極とのそれぞれの間に個々に接続された薄膜チップコン
デンサとを備えている。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を示すレイア
ウト図である。
ウト図である。
【００１２】図１に示すように、半導体集積回路を形成
した半導体チップ１の上に絶縁膜４を形成し、絶縁膜４
の上に薄膜チップコンデンサ５を複数個アレイ状に配置
して搭載する。ここで、薄膜チップコンデンサ５は例え
ば、シリコン基板上に選択的に設けた金属薄膜を下層電
極とし、チタン酸ストロンチウム等の誘電体膜を介して
上層電極となる金属薄膜を対向させて設けたコンデンサ
をチップ状に分割したもので１個のチップ上に１個又は
複数のコンデンサを形成している。
した半導体チップ１の上に絶縁膜４を形成し、絶縁膜４
の上に薄膜チップコンデンサ５を複数個アレイ状に配置
して搭載する。ここで、薄膜チップコンデンサ５は例え
ば、シリコン基板上に選択的に設けた金属薄膜を下層電
極とし、チタン酸ストロンチウム等の誘電体膜を介して
上層電極となる金属薄膜を対向させて設けたコンデンサ
をチップ状に分割したもので１個のチップ上に１個又は
複数のコンデンサを形成している。
【００１３】次に、半導体チップ１に設けたそれぞれの
電源電極２とＧＮＤ電極３の間に薄膜チップコンデンサ
５のそれぞれを金属細線７で接続し、電源電極２，ＧＮ
Ｄ電極３のそれぞれはパッケージの内部リード６とそれ
ぞれ金属細線７で接続する。
電源電極２とＧＮＤ電極３の間に薄膜チップコンデンサ
５のそれぞれを金属細線７で接続し、電源電極２，ＧＮ
Ｄ電極３のそれぞれはパッケージの内部リード６とそれ
ぞれ金属細線７で接続する。
【００１４】このように、薄膜チップコンデンサ５は半
導体チップ１の電源電極２のそれぞれに対して個々に接
続できるので、比較的小さい容量のコンデンサで電源ノ
イズをバイパスすることができ、高周波特性にも優れ
る。
導体チップ１の電源電極２のそれぞれに対して個々に接
続できるので、比較的小さい容量のコンデンサで電源ノ
イズをバイパスすることができ、高周波特性にも優れ
る。
【００１５】図２は本発明の第２の実施例を示すレイア
ウト図である。
ウト図である。
【００１６】図２に示すように、アレイ状に配置した薄
膜チップコンデンサ５の周囲の絶縁膜４の上に枠状にＧ
ＮＤ配線８を設けた以外は第１の実施例と同様の構成を
有しており、ＧＮＤ配線８を介して薄膜チップコンデン
サ５とＧＮＤ電極３との間を接続することにより、ＧＮ
Ｄ側のインダクタンスを低減できる利点がある。
膜チップコンデンサ５の周囲の絶縁膜４の上に枠状にＧ
ＮＤ配線８を設けた以外は第１の実施例と同様の構成を
有しており、ＧＮＤ配線８を介して薄膜チップコンデン
サ５とＧＮＤ電極３との間を接続することにより、ＧＮ
Ｄ側のインダクタンスを低減できる利点がある。
【００１７】
【発明の効果】以上説明したように本発明は、半導体装
置内の半導体チップ上に薄膜チップコンデンサをアレイ
状に搭載して半導体チップ上の各電源電極毎に薄膜チッ
プコンデンサを接続することにより、電源電位とＧＮＤ
電位との間に生ずる電源ノイズをバイパスして電源ノイ
ズが低減できるという効果を有する。
置内の半導体チップ上に薄膜チップコンデンサをアレイ
状に搭載して半導体チップ上の各電源電極毎に薄膜チッ
プコンデンサを接続することにより、電源電位とＧＮＤ
電位との間に生ずる電源ノイズをバイパスして電源ノイ
ズが低減できるという効果を有する。
【００１８】また、各電源電極毎に個々の薄膜チップコ
ンデンサを接続することができるので各薄膜チップコン
デンサの容量が小さくても良く高周波特性にも優れると
いう利点を有する。
ンデンサを接続することができるので各薄膜チップコン
デンサの容量が小さくても良く高周波特性にも優れると
いう利点を有する。
【図１】本発明の第１の実施例を示すレイアウト図。
【図２】本発明の第２の実施例を示すレイアウト図。
【図３】従来の半導体装置の第１の例を示す斜視図。
【図４】従来の半導体装置の第２の例を示す斜視図及び
模式的断面図。
模式的断面図。
【図５】従来の半導体装置の第３の例を示す模式的断面
図。
図。
１ 半導体チップ ２ 電源電極 ３ ＧＮＤ電極 ４ 絶縁膜 ５ 薄膜チップコンデンサ ６ 内部リード ７ 金属細線 ８ ＧＮＤ配線 ９ 半導体装置 １０ プリント基板 １１ チップ形セラミックコンデンサ １２ 外部リード １３ 薄膜コンデンサ
Claims (2)
- 【請求項１】 集積回路を形成した半導体チップと、前
記半導体チップの上面に設けた絶縁膜の上にアレイ状に
配置して設け且つ前記半導体チップに設けた複数の電源
電極とＧＮＤ電極とのそれぞれの間に個々に接続された
薄膜チップコンデンサとを備えたことを特徴とする半導
体装置。 - 【請求項２】 アレイ状に配置した薄膜チップコンデン
サの周囲の絶縁膜上に設けた枠状のＧＮＤ配線を有する
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2937292A JP2745932B2 (ja) | 1992-02-17 | 1992-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2937292A JP2745932B2 (ja) | 1992-02-17 | 1992-02-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251635A true JPH05251635A (ja) | 1993-09-28 |
| JP2745932B2 JP2745932B2 (ja) | 1998-04-28 |
Family
ID=12274320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2937292A Expired - Fee Related JP2745932B2 (ja) | 1992-02-17 | 1992-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745932B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633785A (en) * | 1994-12-30 | 1997-05-27 | University Of Southern California | Integrated circuit component package with integral passive component |
| US7615856B2 (en) | 2004-09-01 | 2009-11-10 | Sanyo Electric Co., Ltd. | Integrated antenna type circuit apparatus |
-
1992
- 1992-02-17 JP JP2937292A patent/JP2745932B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633785A (en) * | 1994-12-30 | 1997-05-27 | University Of Southern California | Integrated circuit component package with integral passive component |
| US7615856B2 (en) | 2004-09-01 | 2009-11-10 | Sanyo Electric Co., Ltd. | Integrated antenna type circuit apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2745932B2 (ja) | 1998-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980113 |
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