JPH05326838A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05326838A JPH05326838A JP8676492A JP8676492A JPH05326838A JP H05326838 A JPH05326838 A JP H05326838A JP 8676492 A JP8676492 A JP 8676492A JP 8676492 A JP8676492 A JP 8676492A JP H05326838 A JPH05326838 A JP H05326838A
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- film capacitor
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/301—Electrical effects
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
- Filters And Equalizers (AREA)
Abstract
(57)【要約】
【目的】パッケージのリードから半導体素子の根元まで
のインダクタンス成分に対しても効率よくノイズ低減を
行う。 【構成】半導体素子２上に薄膜コンデンサ２を形成す
る。この薄膜コンデンサ２によりノイズ低減を行う。
のインダクタンス成分に対しても効率よくノイズ低減を
行う。 【構成】半導体素子２上に薄膜コンデンサ２を形成す
る。この薄膜コンデンサ２によりノイズ低減を行う。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高周波ノイズ及び複数信号同時動作時のノイズ除去機能
を備えた半導体装置に関する。
高周波ノイズ及び複数信号同時動作時のノイズ除去機能
を備えた半導体装置に関する。
【０００２】
【従来の技術】半導体素子の高集積化及び高速化に伴な
い、半導体装置の電源配線及び接地配線のインダクタン
ス成分（Ｌ）により生じる電源ノイズ（ΔＶ）も増大
し、半導体装置の性能を著しく制限するようになってき
た。
い、半導体装置の電源配線及び接地配線のインダクタン
ス成分（Ｌ）により生じる電源ノイズ（ΔＶ）も増大
し、半導体装置の性能を著しく制限するようになってき
た。
【０００３】複数信号が同時に動作する出力バッファの
数をＮ、動作時の各出力バッファの電流変化をｄｉ／ｄ
ｔとすると、電源ノイズΔＶと電源配線及び接地のイン
ダクタンス成分Ｌとの関係は次式により表わされる。
数をＮ、動作時の各出力バッファの電流変化をｄｉ／ｄ
ｔとすると、電源ノイズΔＶと電源配線及び接地のイン
ダクタンス成分Ｌとの関係は次式により表わされる。
【０００４】ΔＶ＝Ｎ×Ｌ×ｄｉ／ｄｔ…（１） 現在の半導体素子においては、同時動作する出力バッフ
ァの数は、例えば６４以上となり動作時の出力バッファ
の電流変化は２ｍＡ／ｎｓｅｃに達している。また半導
体装置の電源配線及び接地配線のインダクタンス成分
は、配線をプレーン化しても４〜５ｎＨの値を有してい
る。従って、最大電源ノイズΔＶは（１）式より ΔＶ＝０．５〜０．６５Ｖ となる。この値は、ＣＭＯＳ型の半導体素子の電源電圧
の１０％以上であり、半導体素子の誤動作、機能低下の
原因となる。
ァの数は、例えば６４以上となり動作時の出力バッファ
の電流変化は２ｍＡ／ｎｓｅｃに達している。また半導
体装置の電源配線及び接地配線のインダクタンス成分
は、配線をプレーン化しても４〜５ｎＨの値を有してい
る。従って、最大電源ノイズΔＶは（１）式より ΔＶ＝０．５〜０．６５Ｖ となる。この値は、ＣＭＯＳ型の半導体素子の電源電圧
の１０％以上であり、半導体素子の誤動作、機能低下の
原因となる。
【０００５】従来、上記の電源ノイズΔＶの除去方法と
しては、図３（ａ）に示すように、半導体装置１００を
実装したプリント基板２００上にバイパス用のチップコ
ンデンサ３００を搭載接続したり、図４（ａ），（ｂ）
に示すように半導体装置１００ａ上にバイパス用のチッ
プコンデンサ３００を搭載していた（例えば、特願平１
−２５１７４３，特願平１−２５１６４４参照）。
しては、図３（ａ）に示すように、半導体装置１００を
実装したプリント基板２００上にバイパス用のチップコ
ンデンサ３００を搭載接続したり、図４（ａ），（ｂ）
に示すように半導体装置１００ａ上にバイパス用のチッ
プコンデンサ３００を搭載していた（例えば、特願平１
−２５１７４３，特願平１−２５１６４４参照）。
【０００６】
【発明が解決しようとする課題】この従来の半導体装置
では、電源ノイズを除去する方法として、図３（ａ）に
示された第１の例では外部のプリント基板２００上にチ
ップコンデンサ３００を搭載接続し、図４（ａ），
（ｂ）に示された第２の例では半導体装置１００ａ上に
チップコンデンサ３００を搭載接続する構成となってい
るので、第１の例では、図３（ｂ）に示す等価回路のよ
うに、プリント配線２０１によるインダクタンスＬ（２
０１）が大きくなりノイズ低減効果が不十分である上、
リード１２から半導体素子２までの間のリード１２，パ
ッケージ配線１３，金属細細４ａによるインダクタンス
Ｌ（１２），Ｌ（１３），Ｌ（４ａ）によるノイズの低
減ができないという問題点があり、また第２の例では、
図４（ｃ）に示すように、リード１２によるインダクタ
ンスＬ（１２）に対して低減効果が生じチップコンデン
サ３００接続用のパッケージ配線１３ａによるインダク
タンスＬ（１３ａ）は第１の例より小さくなって、ノイ
ズ低減効果は第１の例より大きくなるが、金属細線４ａ
及びパッケージ配線１３によるインダクタンス、Ｌ（４
ａ），Ｌ（１３）のノイズの影響は除去することができ
ないという問題点があった。
では、電源ノイズを除去する方法として、図３（ａ）に
示された第１の例では外部のプリント基板２００上にチ
ップコンデンサ３００を搭載接続し、図４（ａ），
（ｂ）に示された第２の例では半導体装置１００ａ上に
チップコンデンサ３００を搭載接続する構成となってい
るので、第１の例では、図３（ｂ）に示す等価回路のよ
うに、プリント配線２０１によるインダクタンスＬ（２
０１）が大きくなりノイズ低減効果が不十分である上、
リード１２から半導体素子２までの間のリード１２，パ
ッケージ配線１３，金属細細４ａによるインダクタンス
Ｌ（１２），Ｌ（１３），Ｌ（４ａ）によるノイズの低
減ができないという問題点があり、また第２の例では、
図４（ｃ）に示すように、リード１２によるインダクタ
ンスＬ（１２）に対して低減効果が生じチップコンデン
サ３００接続用のパッケージ配線１３ａによるインダク
タンスＬ（１３ａ）は第１の例より小さくなって、ノイ
ズ低減効果は第１の例より大きくなるが、金属細線４ａ
及びパッケージ配線１３によるインダクタンス、Ｌ（４
ａ），Ｌ（１３）のノイズの影響は除去することができ
ないという問題点があった。
【０００７】本発明の目的は、半導体素子と接続する金
属細線，パッケージ配線，リード等によるインダクタン
スに起因するノイズを効果的に低減することができる半
導体装置を提供することにある。
属細線，パッケージ配線，リード等によるインダクタン
スに起因するノイズを効果的に低減することができる半
導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
所定の電子回路が形成され上面に前記電子回路と接続す
る複数のパッドと、これらパッド以外の部分を覆って形
成された絶縁膜とを備えた半導体素子と、この半導体素
子の絶縁膜上に形成された薄膜コンデンサと、この薄膜
コンデンサの電極と前記半導体素子の所定のパッドとを
接続する接続手段と、外部回路と接続するための複数の
リードを備え前記半導体素子を所定の位置に搭載固定す
るパッケージと、このパッケージの各リードと前記半導
体素子の各パッドとをそれぞれ対応して接続する複数の
配線とを有している。
所定の電子回路が形成され上面に前記電子回路と接続す
る複数のパッドと、これらパッド以外の部分を覆って形
成された絶縁膜とを備えた半導体素子と、この半導体素
子の絶縁膜上に形成された薄膜コンデンサと、この薄膜
コンデンサの電極と前記半導体素子の所定のパッドとを
接続する接続手段と、外部回路と接続するための複数の
リードを備え前記半導体素子を所定の位置に搭載固定す
るパッケージと、このパッケージの各リードと前記半導
体素子の各パッドとをそれぞれ対応して接続する複数の
配線とを有している。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１（ａ）〜（ｃ）はそれぞれ本発明の第
１の実施例の断面図，Ａ部拡大図及び等価回路図であ
る。
１の実施例の断面図，Ａ部拡大図及び等価回路図であ
る。
【００１１】この実施例は、所定の電子回路が形成され
た半導体基板２１の上面に前記電子回路と接続する複数
のパッド２３と、これらパッド２３以外の部分を覆って
形成された絶縁膜２２とを備えた半導体素子２と、この
半導体素子２の絶縁膜２２上に形成された薄膜コンデン
サ３と、この薄膜コンデンサ３の電極と半導体素子２の
所定のパッド２２とを接続する金属細線４ｂと、セラミ
ック基板１１に外部回路と接続するための複数のリード
１２及びこれらリード１２と接続するパッケージ配線１
３を備え半導体素子２を所定の位置に搭載固定するセラ
ミックパッケージ１と、このセラミックパッケージ１の
各パッケージ配線１３と半導体素子２の各パッド２３と
をそれぞれ対応して接続する複数の金属細線４ａとを有
し、キャップ１４を固定して半導体素子２，金属細線４
ａ，４ｂをセラミックパッケージ１内に封入する構成と
なっている。
た半導体基板２１の上面に前記電子回路と接続する複数
のパッド２３と、これらパッド２３以外の部分を覆って
形成された絶縁膜２２とを備えた半導体素子２と、この
半導体素子２の絶縁膜２２上に形成された薄膜コンデン
サ３と、この薄膜コンデンサ３の電極と半導体素子２の
所定のパッド２２とを接続する金属細線４ｂと、セラミ
ック基板１１に外部回路と接続するための複数のリード
１２及びこれらリード１２と接続するパッケージ配線１
３を備え半導体素子２を所定の位置に搭載固定するセラ
ミックパッケージ１と、このセラミックパッケージ１の
各パッケージ配線１３と半導体素子２の各パッド２３と
をそれぞれ対応して接続する複数の金属細線４ａとを有
し、キャップ１４を固定して半導体素子２，金属細線４
ａ，４ｂをセラミックパッケージ１内に封入する構成と
なっている。
【００１２】薄膜コンデンサ３は、半導体素子２の絶縁
膜２２上に、スパッタリング法もしくは、真空蒸着法に
より下部電極３を形成し、その後ＲＦスパッタリング法
を用いて高誘電体層３を形成し、さらに下部電極形成と
同等の方法を用いて上部電極３を形成した構造となって
いる。この実施例では、下部電極３１，上部電極３３と
してＡｌをスパッタリング法により形成し、また高誘電
体層３２として、ＳｉＴｉＯ3 をＲＦスパッタリング法
により形成した。高誘電体層３２の膜厚は、薄厚コンデ
ンサ３の絶縁体圧を２５Ｖ以上となるように設定した。
この状態において、コンデンサ容量としては、１ｎＦ／
ｍｍ2 を得ることが出来た。
膜２２上に、スパッタリング法もしくは、真空蒸着法に
より下部電極３を形成し、その後ＲＦスパッタリング法
を用いて高誘電体層３を形成し、さらに下部電極形成と
同等の方法を用いて上部電極３を形成した構造となって
いる。この実施例では、下部電極３１，上部電極３３と
してＡｌをスパッタリング法により形成し、また高誘電
体層３２として、ＳｉＴｉＯ3 をＲＦスパッタリング法
により形成した。高誘電体層３２の膜厚は、薄厚コンデ
ンサ３の絶縁体圧を２５Ｖ以上となるように設定した。
この状態において、コンデンサ容量としては、１ｎＦ／
ｍｍ2 を得ることが出来た。
【００１３】なお、高誘電体層３２としては、上述のほ
か、ＢａＴｉＯ3 ，ＫＨ2 ＰＯ4 ・ＫＮａＣ4 Ｈ46・４
Ｈ2 Ｏ等を使用することができる。
か、ＢａＴｉＯ3 ，ＫＨ2 ＰＯ4 ・ＫＮａＣ4 Ｈ46・４
Ｈ2 Ｏ等を使用することができる。
【００１４】この実施例においては、図１（ａ）に示す
ようにな等価回路となり、パッド２３と下部電極３１，
上部電極３３とを接続する金属細線４ｂによるインダク
タンスＬ（４ｂ）が小さくなるので、ノイズ低減効果が
大きくなり、しかもリード１２からパッド２３までの全
てのインダクタンス成分に対してノイズ低減効果があ
る。
ようにな等価回路となり、パッド２３と下部電極３１，
上部電極３３とを接続する金属細線４ｂによるインダク
タンスＬ（４ｂ）が小さくなるので、ノイズ低減効果が
大きくなり、しかもリード１２からパッド２３までの全
てのインダクタンス成分に対してノイズ低減効果があ
る。
【００１５】図２は本発明の第２の実施例の部分断面図
である。
である。
【００１６】この実施例は、薄膜コンデンサ３ａを下部
電極３１ａ，高誘電体層３２ａ，上記電極３３ａの多層
構造として容量を増大させ、しかも下部電極３１ａ及び
上記電極３３ａを半導体素子２のパッド２３まで延長し
てこれらを直接接続している。従ってパッド２３，薄膜
コンデンサ３ａ間のインダクタンス成分が極めて少なく
なるので、ノイズ低減効果は更に高くなる。また、パッ
ド２３と株電極，上記電極とを金属細線で接続するとい
う工程を省略できる利点もある。
電極３１ａ，高誘電体層３２ａ，上記電極３３ａの多層
構造として容量を増大させ、しかも下部電極３１ａ及び
上記電極３３ａを半導体素子２のパッド２３まで延長し
てこれらを直接接続している。従ってパッド２３，薄膜
コンデンサ３ａ間のインダクタンス成分が極めて少なく
なるので、ノイズ低減効果は更に高くなる。また、パッ
ド２３と株電極，上記電極とを金属細線で接続するとい
う工程を省略できる利点もある。
【００１７】
【発明の効果】以上説明したように本発明は、半導体素
子上に薄膜コンデンサを形成しこの薄膜コンデンサによ
りノイズを除去する構成とすることにより、薄膜コンデ
ンサと半導体素子との間のインダクタンス成分が極めて
小さくなる上、リードから半導体素子までの全てのイン
ダクタンス成分に対してノイズ低減効果があるので、こ
れらインダクタンス成分に起因するノイズを効率よく低
減することができる効果がある。
子上に薄膜コンデンサを形成しこの薄膜コンデンサによ
りノイズを除去する構成とすることにより、薄膜コンデ
ンサと半導体素子との間のインダクタンス成分が極めて
小さくなる上、リードから半導体素子までの全てのイン
ダクタンス成分に対してノイズ低減効果があるので、こ
れらインダクタンス成分に起因するノイズを効率よく低
減することができる効果がある。
【図１】本発明の第１の実施例の断面図，Ａ部拡大図及
び等価回路図である。
び等価回路図である。
【図２】本発明の第２の実施例の部分断面図である。
【図３】従来の半導体装置の第１の例のプリント基板実
装斜視図及び等価回路図である。
装斜視図及び等価回路図である。
【図４】従来の半導体装置の第２の例の斜視図，断面図
及び等価回路図である。
及び等価回路図である。
１ セラミックパッケージ ２ 半導体素子 ３，３ａ 薄膜コンデンサ ４，４ａ，４ｂ 金属細線 １１ セラミック基板 １２ リード １３ パッケージ配線 １４ キャップ ２１ 半導体基板 ２２ 絶縁膜 ２３ パッド ３１，３１ａ 下部電極 ３２，３２ａ 上部電極 １００，１００ａ 半導体装置 ２００ プリント基板 ２０１ プリント配線 ３００ チップコンデンサ
Claims (3)
- 【請求項１】 所定の電子回路が形成され上面に前記電
子回路と接続する複数のパッドと、これらパッド以外の
部分を覆って形成された絶縁膜とを備えた半導体素子
と、この半導体素子の絶縁膜上に形成された薄膜コンデ
ンサと、この薄膜コンデンサの電極と前記半導体素子の
所定のパッドとを接続する接続手段と、外部回路と接続
するための複数のリードを備え前記半導体素子を所定の
位置に搭載固定するパッケージと、このパッケージの各
リードと前記半導体素子の各パッドとをそれぞれ対応し
て接続する複数の配線とを有することを特徴とする半導
体装置。 - 【請求項２】 薄膜コンデンサの電極と半導体素子のパ
ッドとを接続する接続手段を、金細細線によるボンディ
ングとした請求項１記載の半導体装置。 - 【請求項３】 薄膜コンデンサの電極と半導体素子のパ
ッドとの接続手段を、前記薄膜コンデンサの電極層を半
導体素子のパッドまで延長して直接接続する構造とした
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8676492A JPH05326838A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8676492A JPH05326838A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326838A true JPH05326838A (ja) | 1993-12-10 |
Family
ID=13895818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8676492A Pending JPH05326838A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326838A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633785A (en) * | 1994-12-30 | 1997-05-27 | University Of Southern California | Integrated circuit component package with integral passive component |
| WO2005122257A1 (ja) * | 2004-06-07 | 2005-12-22 | Fujitsu Limited | コンデンサを内蔵した半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322470A (ja) * | 1989-06-19 | 1991-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1992
- 1992-04-08 JP JP8676492A patent/JPH05326838A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322470A (ja) * | 1989-06-19 | 1991-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633785A (en) * | 1994-12-30 | 1997-05-27 | University Of Southern California | Integrated circuit component package with integral passive component |
| WO2005122257A1 (ja) * | 2004-06-07 | 2005-12-22 | Fujitsu Limited | コンデンサを内蔵した半導体装置及びその製造方法 |
| US8097954B2 (en) | 2004-06-07 | 2012-01-17 | Fujitsu Semiconductor Limited | Adhesive layer forming a capacitor dielectric between semiconductor chips |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980602 |