JP3283709B2

JP3283709B2 - バイパスコンデンサの接続方法

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Publication number: JP3283709B2
Application number: JP25037294A
Authority: JP
Inventors: 正義柳生; 正秀徳田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-10-17
Filing date: 1994-10-17
Publication date: 2002-05-20
Anticipated expiration: 2017-05-20
Also published as: JPH08116024A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速に動作する回路装置
に係り、特に、回路の電源電圧揺れ等の電気的なノイズ
を防ぐために用いるバイパスコンデンサの接続方法に関
する。

【０００２】

【従来の技術】半導体集積回路は電子計算機，パソコ
ン，携帯電話等、非常に多くの装置に組み込まれて利用
されている。特に、電子計算機に代表される高速に信号
を処理する装置では、その高機能化とも相まって、非常
に動作速度が速くまた回路数が多い半導体集積回路が使
われる。この様な半導体集積回路では、回路がスイッチ
ング動作する時にその切り替わり電流に起因する電気的
ノイズ、すなわち、電源電圧揺れが発生する。この電源
電圧揺れは回路動作速度が速いほど、また同時に切り替
わる回路数が多いほど大きくなる。回路の電源電圧が変
動すると回路の動作速度の劣化や誤動作等の問題を引き
起こす。この為、電源電圧揺れが大きくならないような
工夫が従来から取られている。最も代表的な対策は回路
の電源端子間にバイパスコンデンサを接続する方法であ
る。

【０００３】図６に示す従来例は、集積回路１の正側お
よび負側電源端子ＶＤＤ，ＧＮＤ間にバイパスコンデン
サ１０３を接続した状態を示している。電源端子ＶＤ
Ｄ，ＧＮＤはまず基板１００に接続され、基板１００内
に配置されたスルーホールと電源層１０１，１０２を介
してバイパスコンデンサに接続される。

【０００４】図７は、バイパスコンデンサを接続するた
めの他の従来例である。集積回路１はこれを保持および
持ち運ぶための小さな支持基板１０４に接続される。小
さな支持基板１０４は一般にチップキャリア等の名称で
呼ばれることが多い。この従来例でのバイパスコンデン
サは、チップキャリア１０４内の二つの電源層１０５，
１０６間に発生する静電容量が利用される。チップキャ
リア１０４は集積回路１のハンドリング性を良くするた
めのものであるので、数mm程度の厚さを有することが一
般的である。また、集積回路１の劣化と機械的損傷とを
防ぐ目的で蓋１０７を有していることが多い。

【０００５】図８は、バイパスコンデンサを接続するた
めの、更に他の従来例である。この技術は、例えば、ア
イイーイーイージャーナルオブソリッド
ステートサーキッツ，ボリューム２５，ナンバー５，
オクトーバ１９９０（IEEEJOURNAL OF SOLID-STATE C
IRCUITS,VOL.25,NO.5,OCTOBER 1990）の１１６６頁から
１１７７頁で紹介されている。集積回路１上にレイアウ
トされたチップ内電源線１１２，１１３間に、チップ上
に作られた論理回路群１１４が接続されている。この図
では、１１２が正側電源ＶＤＤに、１１３が負側電源Ｇ
ＮＤに対応する。この従来例では、チップ上に作られて
おりチップ内電源線間に接続されているｐチャンネルＭ
ＯＳトランジスタ１１０と、ｎチャンネルＭＯＳトラン
ジスタ１１１の、ゲート・ソース間，ゲート・ドレイン
間の寄生容量とソース，ドレインの接合容量がバイパス
コンデンサの機能を有する。図ではバイパスコンデンサ
用のトランジスタを２個しか示していないが、一般には
チップ上で回路用の素子をレイアウトした後の空き領域
のほぼ全面に渡ってバイパスコンデンサ用のトランジス
タを作り込むことで、バイパスコンデンサの容量が大き
くなるように設計する。

【０００６】

【発明が解決しようとする課題】図６では、集積回路の
電源端子からバイパスコンデンサに至る配線が長く、回
路が高速に動作する場合は特に、配線に生じる寄生自己
インダクタンスの影響でバイパスコンデンサが有効に機
能しないという問題がある。例えば、この配線の長さを
５mm程度にできた場合、スルーホールの直径が１００μ
ｍとすると、寄生自己インダクタンスは約４ｎＨにな
る。更に図６では、集積回路が占める部分とは別にバイ
パスコンデンサを実装するための面積が必要であるの
で、バイパスコンデンサを接続することによって実装密
度が低下するという別の問題もある。

【０００７】図７も、図６と同様の問題を有している。
集積回路の電源端子からチップキャリア内の電源層まで
の長さが、例えば、１mmの場合、スルーホール直径１０
０μｍの配線の寄生自己インダクタンスは約０.５ｎＨ
である。更に、チップキャリアに蓋をするための余白部
分が集積回路の周囲に数mm程度ずつ必要で、チップキャ
リアの面積は集積回路の面積よりも大きくなる。従っ
て、実装密度が低下する。

【０００８】図８では、バイパスコンデンサは集積回路
内に作られているので、図６，図７の様な寄生自己イン
ダクタンスの問題と実装密度の問題は無い。しかしバイ
パスコンデンサ用のトランジスタをチップ内の空き領域
にレイアウトするため、集積回路上にたくさんのゲート
を作り込む場合には空き領域が小さくなり、バイパスコ
ンデンサの容量を充分確保できないという別の問題があ
る。

【０００９】本発明の目的は、電源端子からバイパスコ
ンデンサまでの寄生自己インダクタンスが小さく、実装
密度の劣化を伴わず、更に充分な容量を確保できるバイ
パスコンデンサの接続方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明の目的は、バイパ
スコンデンサの容量を構成するためのトランジスタまた
は配線を作り込んだ薄膜を集積回路の表面に配置するこ
とで達成できる。

【００１１】

【作用】薄膜の厚さは約１０μｍ程度に薄くでき、さら
に薄膜は回路の電源端子の極近傍に配置できるので、電
源端子からバイパスコンデンサまでの配線の寄生インダ
クタンスは約０.０００２ｎＨ程度になる。

【００１２】また薄膜は、集積回路の面積と同じかそれ
よりも小さくて良いので、集積回路の面積が増加せず、
実装密度も劣化しない。

【００１３】容量を構成するための素子は薄膜上に作ら
れるので、集積回路のゲートの使用率で決まる集積回路
チップの空き面積とは独立に、容量を決定できる。

【００１４】

【実施例】図１は、本発明の第１の実施例である。半導
体集積回路チップ１の表面に薄膜２が接続された状態の
一部分を示す断面図である。

【００１５】集積回路１と薄膜２とは、集積回路１上に
作られた電源端子ＶＤＤ，ＧＮＤと薄膜２の表面に作ら
れた端子１６，１７とがそれぞれ圧着等の手段により電
気的に接続される。薄膜上に作られた端子６と７は、集
積回路１の電源端子ＶＤＤ，ＧＮＤとそれぞれ同電位で
あるので、集積回路１と薄膜２が一体となった状態のチ
ップを更に基板，パッケージ等に実装する場合は、端子
６，７から電力を供給すれば良いことは明らかである。
同様に集積回路上の信号端子ＳＩＧは薄膜に作られたス
ルーホールを介して端子１１に接続されるので、端子１
１への信号の入出力は集積回路の信号端子ＳＩＧへのア
クセスと等価である。

【００１６】薄膜２上には更に、端子６，７にそれぞれ
接続している配線パターン４，５がある。配線４，５の
間にバイパスコンデンサの容量３が作られている。容量
３を実現する方法は、例えば、図７で述べたように、薄
膜上にトランジスタ（図７では、１１０，１１１で表
示）を形成し、それらのトランジスタを図７のチップ内
電源線１１２，１１３がそれぞれ図１の配線４，５に対
応するように接続すれば可能である。

【００１７】表面と裏面とに電極を有し、トランジスタ
と配線とを含んだ、厚さ１０μｍ程度の薄膜は、例え
ば、アイイーイーイートランザクションズオ
ンＣＨＭＴ，ボリューム１６，ナンバー７，ノーベンバ
ー１９９３(IEEE Trans.ON CHMT，VOL.16，NO.7，NOV
EMBER 1993）の６１０頁から６１４頁に記載された公知
の技術により得られる。

【００１８】図２は、図１で示した薄膜付集積回路チッ
プの上面図である。図１は集積回路チップの一部分を拡
大した断面図であったが、図２の上面図はチップ全体を
表わしている。集積回路１に設けられる電源端子ＶＤ
Ｄ，ＧＮＤはそれぞれ複数個ずつ用意されるのが一般的
である。図２にはＶＤＤ，ＧＮＤに対応する薄膜上の端
子を複数個ずつ示しており、同電位であるものをまとめ
て６，７の番号で表わした。信号端子も同様に複数本を
まとめて１１と表示した。ＶＤＤに対応する端子６は薄
膜上で互いに接続されている。ＧＮＤに対応する端子７
も同様に薄膜上で互いに接続されており、バイパスコン
デンサを形成するためのトランジスタは６，７それぞれ
を互いに接続した配線に並列に配置される。なお、図２
ではトランジスタの記号が描かれているが、実際には容
量として機能するので、図１と同様に３の番号で表わし
てある。

【００１９】本発明では、薄膜上のトランジスタはその
寄生容量をバイパスコンデンサの容量として利用するた
めにだけ用い、能動素子として回路のスイッチング動作
に使うことはない。従って薄膜上にｐチャンネルトラン
ジスタとｎチャンネルトランジスタの両方を同時につく
り込む必要はなく、どちらか一種類だけでも良い。この
様な薄膜は２種類のトランジスタを作り込む場合よりも
製造プロセスが簡単になり、システムのコスト低減が図
れる。

【００２０】図３は、本発明の他の実施例である。この
例では、バイパスコンデンサの容量は薄膜上に形成され
た配線パターン９，１０間の静電容量が利用される。配
線９，１０はそれぞれ集積回路１の電源端子ＶＤＤ，Ｇ
ＮＤに接続しているので、配線間の静電容量は集積回路
１の電源端子ＶＤＤ，ＧＮＤ間のバイパスコンデンサと
して作用する。配線間静電容量は配線９，１０が向かい
合う面積と、配線間の層間絶縁膜８の厚さと、層間絶縁
膜８の誘電率とから決まる。従って配線の対向面積を大
きくし、層間絶縁膜８を薄くし、層間絶縁膜として誘電
率が高い材料を使用することはバイパスコンデンサの容
量を大きくすることに効果がある。

【００２１】本実施例でも、第１の実施例の図２と同様
に、複数の電源端子間（すなわち複数のＶＤＤ端子に対
応する複数の端子６間、同様に端子７間）を薄膜上で相
互に接続して容量を構成しても良いことは明らかであ
り、その様子を示したものが図４である。図４は薄膜を
上から見た図であるので、バイパスコンデンサの下側の
電極である配線１０はもう一方の電極である配線９にか
くれて一部分しか見えていない。

【００２２】本実施例では、薄膜上にバイパスコンデン
サを形成するための製造プロセスは集積回路１の製造時
には現れない。従って、集積回路１上の配線間にバイパ
スコンデンサを作り込む場合よりも集積回路１の製造歩
留まりを良くできる。

【００２３】本実施例では、薄膜２上にトランジスタを
形成する必要が無い。従って本発明の第１の実施例とは
異なり、薄膜２の材料はシリコン等の半導体である必要
が無く、例えば、ガラスエポキシやポリイミドを用いた
フィルムが利用できる。この様なフィルムを使用した場
合は、フィルムの両面を接続するためのスルーホール配
線は、例えば、ドリル加工やレーザ光線による加工で形
成した穴にメッキ等により導電性の金属を充填すること
で得られる。

【００２４】以上の二つの実施例において、薄膜２の厚
さはおよそ１０μｍ程度にできる。ＶＤＤおよびＧＮＤ
につながる薄膜内のスルーホールの直径を１００μｍに
設計した場合、集積回路１の電源端子から最も近いバイ
パスコンデンサまでの配線に生じる寄生自己インダクタ
ンスはおよそ０.０００２ｎＨ程度になるので、寄生自
己インダクタンスによるバイパスコンデンサの効果の劣
化は図６，図７に示した従来例と比べて無視できる程度
に少ない。

【００２５】本発明の目的は集積回路の電源端子間にバ
イパスコンデンサを接続することであるので、集積回路
上の電源揺れが問題になる電源端子が存在する部分をカ
バーするように薄膜を配置すれば良い。従って図２およ
び図４に示すように、薄膜２の面積は集積回路１の面積
と同じかそれよりも小さくてよいので、バイパスコンデ
ンサを配置したことによる実装密度の低下は無い。

【００２６】図５は、本発明の第３の実施例である。図
５に示した薄膜２には、図１，図３の薄膜とは異なり、
集積回路１に面した側にしか端子が存在しない。薄膜２
の端子は集積回路１上に設けられた、バイパスコンデン
サを接続するための電源端子ＶＤＤ１，ＧＮＤ１と、そ
れぞれ接している。集積回路１への電力の供給は、集積
回路上で薄膜２の下に隠れない場所に作られた別の電源
端子ＶＤＤ，ＧＮＤを介して行う。信号入出力用の端子
ＳＩＧも薄膜２の下に隠れない場所に作られ、薄膜２内
のスルーホールを介さずに直接、基板，パッケージ等の
信号用端子と接続される。ＶＤＤ１とＶＤＤ間，ＧＮＤ
１とＧＮＤ間はそれぞれ集積回路１上に作られた配線に
よって電気的な導通があるので、本図に示した構成でも
ＶＤＤ，ＧＮＤ間にバイパスコンデンサを接続できる。

【００２７】この新たな実施例では、薄膜２には表面と
裏面とをつなぐスルーホール配線を作る必要が無いので
薄膜２の製造プロセスが簡単になり、システムのコスト
を下げることができる。なお、図５に示した薄膜２のバ
イパスコンデンサの形成方法は図１に示したものと同様
の方法を用いているが、バイパスコンデンサの形成方法
として図３に示した、配線間の静電容量を用いる方法を
使っても本発明の本質を損なわない。

【００２８】図５に示した実施例でも、第１および第２
の実施例と同様に、集積回路の電源端子からバイパスコ
ンデンサまでの配線に生じる寄生自己インダクタンスは
従来例と比べて非常に小さい。また薄膜は、集積回路上
に設けられたバイパスコンデンサを接続するための電源
端子を覆うように配置すれば良いので、薄膜の面積は集
積回路の面積よりも小さくでき、集積回路の実装密度が
低下しない。

【００２９】本発明の第１から第３の実施例において、
バイパスコンデンサは集積回路上ではなく、薄膜上に作
られている。従って、図８の従来例が有していた、ゲー
ト使用率が高い集積回路はチップ上の空き領域が少なく
なり、充分な個数のトランジスタ、すなわち、充分な容
量のバイパスコンデンサを作り込めないという問題は解
決されている。更に本発明の第１および第２の実施例
は、集積回路上に薄膜を２枚以上積み重ねることによっ
て、回路動作を安定させるのに必要な容量のバイパスコ
ンデンサを接続できる。

【００３０】

【発明の効果】本発明によれば、回路の電源端子の極近
傍に、回路装置の実装密度を劣化させることなく、回路
の集積度に影響を受けないで充分な容量のバイパスコン
デンサを配置することができるので、回路動作の安定化
が図れる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す断面図。

【図２】第１の実施例の上面図。

【図３】本発明の第２の実施例を示す断面図。

【図４】第２の実施例の上面図。

【図５】本発明の第３の実施例を示す断面図。

【図６】バイパスコンデンサの実装方法を示す第１の従
来例を示す説明図。

【図７】バイパスコンデンサの実装方法を示す第２の従
来例を示す説明図。

【図８】バイパスコンデンサの実装方法を示す第３の従
来例を示す説明図。

【符号の説明】

１…集積回路、２…薄膜、３…容量、４，５…配線、Ｖ
ＤＤ，ＧＮＤ，６，７，１６，１７…電源端子、ＳＩ
Ｇ，１１…信号端子。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−37162（ＪＰ，Ａ) 特開平５−102426（ＪＰ，Ａ) 特開平４−286150（ＪＰ，Ａ) 特開平１−251639（ＪＰ，Ａ) 特開平２−198165（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】第１の電源電位が接続されるべき第１の端
子群と、第２の電源電位が接続されるべき第２の端子群
とを表面に有する半導体集積回路チップを準備し、前記
第１の端子群に対応する第３の端子群と、前記第２の端
子群に対応する第４の端子群とを表面に有し、かつ第三
の端子群を相互に共通接続する第１の配線と、第４の端
子群を相互に共通接続する第２の配線と、該第１の配線
と第２の配線の間を複数箇所で接続する複数のバイパス
コンデンサとを作り込んだ薄膜を準備し、前記半導体集
積回路チップと前記薄膜を積層して対応する端子間の電
気的接続をすることを特徴とするバイパスコンデンサの
接続方法。