JP2568165B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2568165B2 JP2568165B2 JP57233774A JP23377482A JP2568165B2 JP 2568165 B2 JP2568165 B2 JP 2568165B2 JP 57233774 A JP57233774 A JP 57233774A JP 23377482 A JP23377482 A JP 23377482A JP 2568165 B2 JP2568165 B2 JP 2568165B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Description
【発明の詳細な説明】 （１）発明の技術分野 本発明はECLゲートアレイなどの入，出力端子による
静電破壊を防止する素子を有する半導体装置に関する。
静電破壊を防止する素子を有する半導体装置に関する。
（２）技術の背景 IC（LSI）素子として知られているECLゲートアレイな
どは、外部から、その複数の入出力端子を介して加わる
静電気による内部素子の破壊を受けやすい。それを防止
するために、外部回路と素子の入出力端子との間に静電
破壊防止用の回路を設ける技術が知られている。
どは、外部から、その複数の入出力端子を介して加わる
静電気による内部素子の破壊を受けやすい。それを防止
するために、外部回路と素子の入出力端子との間に静電
破壊防止用の回路を設ける技術が知られている。
（３）従来技術の問題点 このような回路は、構成が簡単で、かつ有効である
が、素子の複数の入出力端子ごとに外部にこの回路を設
けたのでは、１素子あたりの回路構成が大きくなりまた
製造コストも高くなってしまうので、素子の内部に入出
力静電破壊防止回路を組みこんでしまうことが考えられ
る。しかし、ゲートアレイなどの素子は内部の各素子間
の配線を変えることによって、１素子でさまざまな働き
を持たせることが可能なため、そのゲートアレイの各端
子が入力用の端子であるか出力用の端子であるかは、そ
のゲートアレイにどのような動作をさせるかによって異
なってくる。ところが、静電破壊防止回路は入力端子用
と出力端子用とでその回路構成が異なるため、それらを
ゲートアレイの端子に対応させて組みこむ場合、各端子
が入力用端子であるか出力用端子であるかによって異な
る静電破壊防止回路を組みこまねばならず、結局そのゲ
ートアレイがどのような動作をするかによって設計を変
えねばならなくなってしまう。このことは製造コストを
高くするばかりかゲートアレイの汎用性を著しく狭める
結果にもなってしまう。
が、素子の複数の入出力端子ごとに外部にこの回路を設
けたのでは、１素子あたりの回路構成が大きくなりまた
製造コストも高くなってしまうので、素子の内部に入出
力静電破壊防止回路を組みこんでしまうことが考えられ
る。しかし、ゲートアレイなどの素子は内部の各素子間
の配線を変えることによって、１素子でさまざまな働き
を持たせることが可能なため、そのゲートアレイの各端
子が入力用の端子であるか出力用の端子であるかは、そ
のゲートアレイにどのような動作をさせるかによって異
なってくる。ところが、静電破壊防止回路は入力端子用
と出力端子用とでその回路構成が異なるため、それらを
ゲートアレイの端子に対応させて組みこむ場合、各端子
が入力用端子であるか出力用端子であるかによって異な
る静電破壊防止回路を組みこまねばならず、結局そのゲ
ートアレイがどのような動作をするかによって設計を変
えねばならなくなってしまう。このことは製造コストを
高くするばかりかゲートアレイの汎用性を著しく狭める
結果にもなってしまう。
（４）発明の目的 この発明はそのような問題点を解決するために、ECL
ゲートアレイの製造時点において、各端子が入力用の端
子であるか、出力用の端子であるかということがわかっ
ていなくても、静電破壊防止用の回路を素子として組み
こませることができ、配線によって簡単に入力用また
は、出力用の働きをもたせることができるようにするこ
とによってECLゲートアレイの動作目的に依存しない汎
用性のある素子を提供できるようにすることを目的とす
る。
ゲートアレイの製造時点において、各端子が入力用の端
子であるか、出力用の端子であるかということがわかっ
ていなくても、静電破壊防止用の回路を素子として組み
こませることができ、配線によって簡単に入力用また
は、出力用の働きをもたせることができるようにするこ
とによってECLゲートアレイの動作目的に依存しない汎
用性のある素子を提供できるようにすることを目的とす
る。
（５）発明の構成 本発明の特徴とするところは、ゲートアレイのボンデ
ィング・パッド近傍に静電破壊防止素子を配置し、該静
電破壊防止素子を選択的に配線することにより入力及び
出力用の静電破壊防止回路のいずれであっても形成でき
るようにしたことを特徴とする半導体装置を提供するこ
とによって達成される。
ィング・パッド近傍に静電破壊防止素子を配置し、該静
電破壊防止素子を選択的に配線することにより入力及び
出力用の静電破壊防止回路のいずれであっても形成でき
るようにしたことを特徴とする半導体装置を提供するこ
とによって達成される。
（６）発明の実施例 以下、この発明の一実施例を添付図面を参照にして詳
細に説明する。
細に説明する。
第１図はこの発明によるECLゲートアレイの入出力用
端子であるボンディング・パッドの部分の拡大図であ
る。１は、入力用のボンディング・パッド（以下入力パ
ッドという）であり、２は出力用のボンディング・パッ
ド（以下出力パッドという）である。入力パット１及び
出力パッド２において、３は電極となるパッド部分であ
り、その下にシリコン酸化膜（SiO2）４が配設され、そ
のまわりはアイソレーション層５となっている。
端子であるボンディング・パッドの部分の拡大図であ
る。１は、入力用のボンディング・パッド（以下入力パ
ッドという）であり、２は出力用のボンディング・パッ
ド（以下出力パッドという）である。入力パット１及び
出力パッド２において、３は電極となるパッド部分であ
り、その下にシリコン酸化膜（SiO2）４が配設され、そ
のまわりはアイソレーション層５となっている。
入力パッド１において、結線８を介して、静電破壊防
止素子群６が接続さており、入力用の配線がなされてい
る。出力パッド２においては、結線９を介して、やはり
静電破壊防止素子群７が接続されており、この場合は、
出力用の配線となっている。入力パッド用の静電破壊防
止素子群６及び出力パッド用の静電破壊防止素子群７
は、同一の素子構成となっており、その配線が異なるこ
とにより、入力パッド用か出力パッド用かを選択してい
る。そして、各ボンディング・パッドはこれらの素子群
から結線10及び11を介して、内部のECLゲートアレイ素
子に接続されている。さらに、これらの素子群は各ボン
ディング・パッド間に配置されることにより、回路面積
を小さくすることを可能としている。
止素子群６が接続さており、入力用の配線がなされてい
る。出力パッド２においては、結線９を介して、やはり
静電破壊防止素子群７が接続されており、この場合は、
出力用の配線となっている。入力パッド用の静電破壊防
止素子群６及び出力パッド用の静電破壊防止素子群７
は、同一の素子構成となっており、その配線が異なるこ
とにより、入力パッド用か出力パッド用かを選択してい
る。そして、各ボンディング・パッドはこれらの素子群
から結線10及び11を介して、内部のECLゲートアレイ素
子に接続されている。さらに、これらの素子群は各ボン
ディング・パッド間に配置されることにより、回路面積
を小さくすることを可能としている。
第２図は静電破壊防止素子群６及び７の素子の配置を
上から見た図である。Ｂがトランジスタのベース領域,E
がトランジスタのエミッタ,Cがトランジスタのコレク
タ,BCがベース用の電極窓である。また、R1及びR2は抵
抗である。この素子配置は入力パッド用，出力パッド用
ともに共通であり、これによってボンディング・パッド
が入力用であるか出力用であるかとういうことに影響さ
れない配置を可能としている。
上から見た図である。Ｂがトランジスタのベース領域,E
がトランジスタのエミッタ,Cがトランジスタのコレク
タ,BCがベース用の電極窓である。また、R1及びR2は抵
抗である。この素子配置は入力パッド用，出力パッド用
ともに共通であり、これによってボンディング・パッド
が入力用であるか出力用であるかとういうことに影響さ
れない配置を可能としている。
この第２図の素子群によって静電破壊防止回路を構成
するが、まず、入力用及び出力用の静電破壊防止回路に
ついて説明する。
するが、まず、入力用及び出力用の静電破壊防止回路に
ついて説明する。
第３図（ａ）は入力用の静電破壊防止回路の一構成例
でダイオードで静電破壊防止素子群６を構成させた場合
である。入力端子TiNはECLゲートアレイ内のトランジス
タTriNに接続されるとともに、ダイオードD1を介してア
ースに落ちている。このような回路において、静電気に
よって入力端子TiNが正に帯電したとすると、電荷は殆
どダイオードD1を通ってアースに流れて、ECLゲートア
レイ内のトランジスタTriNなどを保護する。また、入力
端子TiNが負に帯電したとすると、ダイオードD1に逆方
向の電圧がかかるが、このときダイオードD1は容量（コ
ンデンサ）として働き、TriNなとを保護する。
でダイオードで静電破壊防止素子群６を構成させた場合
である。入力端子TiNはECLゲートアレイ内のトランジス
タTriNに接続されるとともに、ダイオードD1を介してア
ースに落ちている。このような回路において、静電気に
よって入力端子TiNが正に帯電したとすると、電荷は殆
どダイオードD1を通ってアースに流れて、ECLゲートア
レイ内のトランジスタTriNなどを保護する。また、入力
端子TiNが負に帯電したとすると、ダイオードD1に逆方
向の電圧がかかるが、このときダイオードD1は容量（コ
ンデンサ）として働き、TriNなとを保護する。
次に第３図（ｂ）は出力用の静電破壊防止回路の一構
成例で同じくダイオードで静電破壊防止素子群７を構成
させた場合である。出力端子TOUTは端子ゲートアレイ内
のトランジスタTrOUTに接続されるとともに、ダイオー
ドD2を介してアースに落ちている。この回路において、
静電気によって出力端子TOUTが正に帯電したとすると、
電荷はダイオードD2を通ってアースに流れ、トランジス
タTrOUTに逆電圧がかかるのを防ぎ保護する。また、出
力端子TOUTが負に帯電したとすると、電荷はアースから
ECLゲートアレイ内の抵抗ＲとトランジスタTrOUTを通っ
て出力端子TOUTに流れる。
成例で同じくダイオードで静電破壊防止素子群７を構成
させた場合である。出力端子TOUTは端子ゲートアレイ内
のトランジスタTrOUTに接続されるとともに、ダイオー
ドD2を介してアースに落ちている。この回路において、
静電気によって出力端子TOUTが正に帯電したとすると、
電荷はダイオードD2を通ってアースに流れ、トランジス
タTrOUTに逆電圧がかかるのを防ぎ保護する。また、出
力端子TOUTが負に帯電したとすると、電荷はアースから
ECLゲートアレイ内の抵抗ＲとトランジスタTrOUTを通っ
て出力端子TOUTに流れる。
第３図（ｃ）は第３図（ａ）の入力用の静電破壊防止
回路をトランジスタで構成したものであり、点線で囲ん
だ部分が第２図に該当する回路である。入力端子TiNは
抵抗R1を介してECLゲートアレイ内のトランジスタTriN
に接続されるとともに、抵抗R2を介してトランジスタTr
1のベースに接続されている。トランジスタTr1のエミッ
タ及びコレクタはともにアースに落ちる。このような構
成によって、トランジスタTr1のベースとエミッタの間
は、第３図（ａ）のダイオードD1と全く同じ働きをし、
入力用の静電破壊防止回路として働く。また、トランジ
スタTr1は第３図（ａ）ダイオードD1のときと同様に容
量（コンデンサ）としても働くので、抵抗R1，R2ととも
に、RC回路を構成し入力信号の発振防止用の回路として
も働く。
回路をトランジスタで構成したものであり、点線で囲ん
だ部分が第２図に該当する回路である。入力端子TiNは
抵抗R1を介してECLゲートアレイ内のトランジスタTriN
に接続されるとともに、抵抗R2を介してトランジスタTr
1のベースに接続されている。トランジスタTr1のエミッ
タ及びコレクタはともにアースに落ちる。このような構
成によって、トランジスタTr1のベースとエミッタの間
は、第３図（ａ）のダイオードD1と全く同じ働きをし、
入力用の静電破壊防止回路として働く。また、トランジ
スタTr1は第３図（ａ）ダイオードD1のときと同様に容
量（コンデンサ）としても働くので、抵抗R1，R2ととも
に、RC回路を構成し入力信号の発振防止用の回路として
も働く。
第４図（ｃ）は第３図（ｃ）の入力用静電破壊防止防
止回路及び発振防止回路を第２図の素子で構成した場合
の例であり、エミッタＥとコレクタＣは結線されアース
に落ちている。ベース領域Ｂの電極BCは抵抗R2の片方の
端子に接続され、抵抗R2のもう片方の端子は、抵抗R1の
片方の端子に接続されるとともに、結線８を介して入力
用のボンディング・パッド３に接続される。抵抗R1のも
う片方の端子は端子ゲートアレイの内部素子に接続され
る。このように配線することによって、第２図の素子で
入力用静電破壊防止回路及び発振防止回路を構成でき
る。
止回路及び発振防止回路を第２図の素子で構成した場合
の例であり、エミッタＥとコレクタＣは結線されアース
に落ちている。ベース領域Ｂの電極BCは抵抗R2の片方の
端子に接続され、抵抗R2のもう片方の端子は、抵抗R1の
片方の端子に接続されるとともに、結線８を介して入力
用のボンディング・パッド３に接続される。抵抗R1のも
う片方の端子は端子ゲートアレイの内部素子に接続され
る。このように配線することによって、第２図の素子で
入力用静電破壊防止回路及び発振防止回路を構成でき
る。
第４図（ｂ）は他の出力用静電破壊防止回路を同様に
第２図の素子で構成した場合の例である。エミッタＥと
コレクタＣは結線されアースに落ちており、ベース領域
Ｂの電極BCと抵抗R2はアルミによってショートされ、結
線９によって出力用のボンディング・パッド３に接続さ
れるとともに、結線11によってECLゲートアレイの内部
素子に接続される。これによって、第２図の素子を用い
て出力用静電破壊防止回路を構成できる。
第２図の素子で構成した場合の例である。エミッタＥと
コレクタＣは結線されアースに落ちており、ベース領域
Ｂの電極BCと抵抗R2はアルミによってショートされ、結
線９によって出力用のボンディング・パッド３に接続さ
れるとともに、結線11によってECLゲートアレイの内部
素子に接続される。これによって、第２図の素子を用い
て出力用静電破壊防止回路を構成できる。
なお、第４図（ａ）及び第４図（ｂ）において、ボン
ディング・パッドに接続される結線8,9及び10は、アイ
ソレーション５の上を通っているが、アイソレーション
上の酸化膜が薄いため、そこでの酸化膜破壊耐圧を上げ
るために必ず２層配線を用いるようにする。
ディング・パッドに接続される結線8,9及び10は、アイ
ソレーション５の上を通っているが、アイソレーション
上の酸化膜が薄いため、そこでの酸化膜破壊耐圧を上げ
るために必ず２層配線を用いるようにする。
（７）発明の効果 以上のように本発明によれば、ECLゲートアレイの各
端子が入力用であるか、出力用であるかわかっていなく
ても、同一の素子構成で静電破壊防止回路を組み込め、
入力用か出力用かの選択は後の配線過程で行えばよいの
で、端子ゲートアレイの製造コストを低くすることがで
き、また素子自体の汎用性も高く保つことができ、なお
且つ静電破壊防止回路をも含めた素子の大きさを小さく
することができるという効果をもつ。
端子が入力用であるか、出力用であるかわかっていなく
ても、同一の素子構成で静電破壊防止回路を組み込め、
入力用か出力用かの選択は後の配線過程で行えばよいの
で、端子ゲートアレイの製造コストを低くすることがで
き、また素子自体の汎用性も高く保つことができ、なお
且つ静電破壊防止回路をも含めた素子の大きさを小さく
することができるという効果をもつ。
第１図は本発明の静電破壊防止素子とパッドの関係を示
す入出力部分の平面図，第２図は第１図の破線部分に配
設される静電破壊防止素子の平面図、第３図（ａ），
（ｂ）は本発明の静電破壊防止素子をダイオードで構成
した回路図、第３図（ｃ）は本発明の静電破壊防止素子
をトランジスタで構成した回路図第４図（ａ），（ｂ）
は第３図（ｃ）をパターン化した場合の静電破壊防止素
子とパッドの関係を示す平面図である。 １……入力パッド、２……出力パッド、３……パッド電
極、４……シリコン酸化層、５……アイソレーション
層、６……入力パッド用静電破壊防止素子群、７……出
力パッド用静電破壊防止素子群、8,9,10……結線．
す入出力部分の平面図，第２図は第１図の破線部分に配
設される静電破壊防止素子の平面図、第３図（ａ），
（ｂ）は本発明の静電破壊防止素子をダイオードで構成
した回路図、第３図（ｃ）は本発明の静電破壊防止素子
をトランジスタで構成した回路図第４図（ａ），（ｂ）
は第３図（ｃ）をパターン化した場合の静電破壊防止素
子とパッドの関係を示す平面図である。 １……入力パッド、２……出力パッド、３……パッド電
極、４……シリコン酸化層、５……アイソレーション
層、６……入力パッド用静電破壊防止素子群、７……出
力パッド用静電破壊防止素子群、8,9,10……結線．
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 寿治 川崎市中原区上小田中1015番地 富士通 株式会社内 (56)参考文献 特開 昭57−181152（ＪＰ，Ａ) 特開 昭59−115540（ＪＰ，Ａ) 特開 昭53−38269（ＪＰ，Ａ)
Claims (2)
- 【請求項１】ゲートアレイのボンディング・パッド近傍
に静電破壊防止素子を配置し、該静電破壊防止素子を選
択的に配線することにより入力及び出力用の静電破壊防
止回路のいずれであっても形成できるようにしたことを
特徴とする半導体装置。 - 【請求項２】ボンディング・パッドから静電破壊防止素
子および内部素子への配線においてアイソレーション上
を通過する部分に２層配線を用いることを特徴とする特
許請求の範囲第１項記載の半導体装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233774A JP2568165B2 (ja) | 1982-12-29 | 1982-12-29 | 半導体装置 |
| DE89202020T DE3382727D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| EP83303805A EP0098173B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| EP89202020A EP0348017B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| EP89202021A EP0344873B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| DE8383303805T DE3381460D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte halbleiterschaltungsanordnung. |
| DE89202021T DE3382726D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| US07/229,724 US4904887A (en) | 1982-06-30 | 1988-08-04 | Semiconductor integrated circuit apparatus |
| US07/325,913 US4891729A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus |
| US07/325,914 US4952997A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus with internal and external bonding pads |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233774A JP2568165B2 (ja) | 1982-12-29 | 1982-12-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124740A JPS59124740A (ja) | 1984-07-18 |
| JP2568165B2 true JP2568165B2 (ja) | 1996-12-25 |
Family
ID=16960358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233774A Expired - Lifetime JP2568165B2 (ja) | 1982-06-30 | 1982-12-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568165B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691226B2 (ja) * | 1988-07-12 | 1994-11-14 | 三洋電機株式会社 | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS59115540A (ja) * | 1982-12-23 | 1984-07-04 | Nec Corp | マスタスライス方式半導体集積回路装置 |
-
1982
- 1982-12-29 JP JP57233774A patent/JP2568165B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59124740A (ja) | 1984-07-18 |
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