JP2518852B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- output
- internal circuit
- transistor
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Description
【発明の詳細な説明】 〔概要〕 半導体集積回路装置、特にセミカスタムIC装置におけ
る回路素子のレイアウト技術に関し、 回路の集積度を向上させることを目的とし、 所定の論理機能を実現するための複数の第１の回路素
子が半導体チップ上で未配線の状態で配列されている内
部回路と、該内部回路の周辺に沿って配列された複数の
ボンディングパッドと、該複数のボンディングパッドの
それぞれに対応して隣接配置された複数の第２の回路素
子とを備え、該複数の第２の回路素子の各々が、対応す
るボンディングパッドを入力用として接続する時は前記
内部回路内の対応する第１の回路素子に対して保護素子
を構成し、また、対応するボンディングパッドを出力用
として接続する時は該内部回路内の対応する第１の回路
素子に対して出力トランジスタ素子を構成するよう、入
力用と出力用とで兼用できる特定の素子パターンによっ
て形成されるように構成する。
る回路素子のレイアウト技術に関し、 回路の集積度を向上させることを目的とし、 所定の論理機能を実現するための複数の第１の回路素
子が半導体チップ上で未配線の状態で配列されている内
部回路と、該内部回路の周辺に沿って配列された複数の
ボンディングパッドと、該複数のボンディングパッドの
それぞれに対応して隣接配置された複数の第２の回路素
子とを備え、該複数の第２の回路素子の各々が、対応す
るボンディングパッドを入力用として接続する時は前記
内部回路内の対応する第１の回路素子に対して保護素子
を構成し、また、対応するボンディングパッドを出力用
として接続する時は該内部回路内の対応する第１の回路
素子に対して出力トランジスタ素子を構成するよう、入
力用と出力用とで兼用できる特定の素子パターンによっ
て形成されるように構成する。
本発明は、半導体集積回路（半導体IC）装置に関し、
特にセミカスタムIC装置（マスタースライス品）におけ
る回路素子のレイアウト技術に関する。
特にセミカスタムIC装置（マスタースライス品）におけ
る回路素子のレイアウト技術に関する。
第５図には従来形の一例としての半導体IC装置におけ
る回路素子のレイアウトの一例が模式的に示される。
る回路素子のレイアウトの一例が模式的に示される。
同図において、51は半導体チップを示し、該ップ上に
は、所定の機能を実現するための回路素子（図示せず）
がアレイ状に配列された内部回路52（一点鎖線で表示）
が設けられている。この内部回路の周辺にはボンディン
グパッドPi（ｉ＝１〜ｎ）が配列され、さらに該ボンデ
ィングパッドはそれぞれ、ワイヤWi（ｉ＝１〜ｎ）を介
して、外部との接続用の金属配線Li（ｉ＝１〜ｎ）に接
続されている。
は、所定の機能を実現するための回路素子（図示せず）
がアレイ状に配列された内部回路52（一点鎖線で表示）
が設けられている。この内部回路の周辺にはボンディン
グパッドPi（ｉ＝１〜ｎ）が配列され、さらに該ボンデ
ィングパッドはそれぞれ、ワイヤWi（ｉ＝１〜ｎ）を介
して、外部との接続用の金属配線Li（ｉ＝１〜ｎ）に接
続されている。
このボンディングパッドはチップから見れば入出力端
に相当するので、該入出力端に静電気等が重畳した場合
に内部回路52を保護する観点から、該ボンディングパッ
ドの近傍には該パッドに１対１で静電気対策用保護素子
が設けられる。この保護素子は、図中、符合Ci′（ｉ＝
１〜ｎ）で示される。また、ボンディングパッドを出力
用として用いる場合には、出力側（金属配線側）を駆動
できる程度に内部回路からの出力信号を増幅する出力用
トランジスタを設ける必要がある。この場合には、第５
図に示されるように所定の間隔で出力トランジスタ素子
Ti（ｉ＝１〜ｍ）が設けられる。なお、53は低電位の電
源ラインVss、54は高電位の電源ラインVccを示す。
に相当するので、該入出力端に静電気等が重畳した場合
に内部回路52を保護する観点から、該ボンディングパッ
ドの近傍には該パッドに１対１で静電気対策用保護素子
が設けられる。この保護素子は、図中、符合Ci′（ｉ＝
１〜ｎ）で示される。また、ボンディングパッドを出力
用として用いる場合には、出力側（金属配線側）を駆動
できる程度に内部回路からの出力信号を増幅する出力用
トランジスタを設ける必要がある。この場合には、第５
図に示されるように所定の間隔で出力トランジスタ素子
Ti（ｉ＝１〜ｍ）が設けられる。なお、53は低電位の電
源ラインVss、54は高電位の電源ラインVccを示す。
上述した従来形の半導体IC装置においては、出力トラ
ンジスタ素子を備える場合、該素子はその機能の面で大
きな電流容量を必要とするので、そのサイズは比較的大
きく設計される。それ故、回路の高集積化という観点か
ら、チップ上に数多く搭載することは好ましくない。
ンジスタ素子を備える場合、該素子はその機能の面で大
きな電流容量を必要とするので、そのサイズは比較的大
きく設計される。それ故、回路の高集積化という観点か
ら、チップ上に数多く搭載することは好ましくない。
一方、保護素子についても同様であり、内部回路の保
護という観点から言えば必須の素子ではあるが、回路の
高集積化という観点から言えば、チップ上に数多く搭載
することは好ましくない。
護という観点から言えば必須の素子ではあるが、回路の
高集積化という観点から言えば、チップ上に数多く搭載
することは好ましくない。
従って、出来ることならば、保護素子および出力トラ
ンジスタ素子の搭載数を実質的に減少させることが要望
される。
ンジスタ素子の搭載数を実質的に減少させることが要望
される。
本発明は、上述した従来技術における問題点に鑑み創
作されたもので、回路の集積度を向上させることができ
る半導体IC装置を提供することを目的としている。
作されたもので、回路の集積度を向上させることができ
る半導体IC装置を提供することを目的としている。
上述した従来技術における問題点は、ボンディングパ
ッドの近傍に特定の回路素子を設け、配線形態を変える
ことによってこの回路素子が２つの機能を実現し得るよ
うに該回路素子の素子パターンを設定することにより、
解決され得る。
ッドの近傍に特定の回路素子を設け、配線形態を変える
ことによってこの回路素子が２つの機能を実現し得るよ
うに該回路素子の素子パターンを設定することにより、
解決され得る。
従って、本発明によれば、所定の論理機能を実現する
ための複数の第１の回路素子が半導体チップ上で未配線
の状態で配列されている内部回路と、該内部回路の周辺
に沿って配列された複数のボンディングパッドと、該複
数のボンディングパッドのそれぞれに対応して隣接配置
された複数の第２の回路素子とを備え、該複数の第２の
回路素子の各々が、対応するボンディングパッドを入力
用として接続する時は前記内部回路内の対応する第１の
回路素子に対して保護素子を構成し、また、対応するボ
ンディングパッドを出力用として接続する時は該内部回
路内の対応する第１の回路素子に対して出力トランジス
タ素子を構成するよう、入力用と出力用とで兼用できる
特定の素子パターンによって形成されている、ことを特
徴とする半導体集積回路装置が提供される。
ための複数の第１の回路素子が半導体チップ上で未配線
の状態で配列されている内部回路と、該内部回路の周辺
に沿って配列された複数のボンディングパッドと、該複
数のボンディングパッドのそれぞれに対応して隣接配置
された複数の第２の回路素子とを備え、該複数の第２の
回路素子の各々が、対応するボンディングパッドを入力
用として接続する時は前記内部回路内の対応する第１の
回路素子に対して保護素子を構成し、また、対応するボ
ンディングパッドを出力用として接続する時は該内部回
路内の対応する第１の回路素子に対して出力トランジス
タ素子を構成するよう、入力用と出力用とで兼用できる
特定の素子パターンによって形成されている、ことを特
徴とする半導体集積回路装置が提供される。
上述した構成によれば、第２の回路素子が有する特定
の素子パターンは、配線形態を変えることによって２つ
の機能、すなわち保護素子としての機能および出力トラ
ンジスタ素子としての機能を実現し得るように設定され
ている。従って、ボンディングパッドを入力用として用
いた場合、あるいは出力用として用いた場合のいずれの
場合でも、第２の回路素子を兼用することができるの
で、内部回路の周辺に配列される回路素子の数は実質的
に減少する。
の素子パターンは、配線形態を変えることによって２つ
の機能、すなわち保護素子としての機能および出力トラ
ンジスタ素子としての機能を実現し得るように設定され
ている。従って、ボンディングパッドを入力用として用
いた場合、あるいは出力用として用いた場合のいずれの
場合でも、第２の回路素子を兼用することができるの
で、内部回路の周辺に配列される回路素子の数は実質的
に減少する。
つまり、チップの面積を一定とすると、相対的に内部
回路の面積が増大することになる。これは、回路の集積
度が向上することを意味するものである。
回路の面積が増大することになる。これは、回路の集積
度が向上することを意味するものである。
第１図には本発明の一実施例としての半導体IC装置に
おける回路素子のレイアウトの一例が模式的に示され
る。
おける回路素子のレイアウトの一例が模式的に示され
る。
第１図において、１は半導体チップを示し、該チップ
上には、所定の機能を実現するための回路素子Coがアレ
イ状に配列された内部回路２（一点鎖線で表示）が設け
られている。この内部回路の周辺には高電位の電源ライ
ン４（電圧Vcc;5V）が配置され、さらにその周囲にはボ
ンディングパッドPi（ｉ＝１〜ｎ）が配列されている。
このボンディングパッドにはそれぞれ１対１対応で、特
定の素子パターンを有する回路素子Ci（ｉ＝１〜ｎ）が
隣接配置されている。さらに、回路素子Ciおよびパッド
Piを囲むようにして低電位の電源ライン３（電圧Vss（G
ND）;0V）が配置されている。ボンディングパッドはそ
れぞれ、ワイヤWi（ｉ＝１〜ｎ）を介して、外部との接
続用の金属配線Li（ｉ＝１〜ｎ）に接続されている。従
って、例えばボンディングパッドP1を電源パッドとして
用いる時は、図示されるように、当該パッドと電源ライ
ン４がA1配線により接続される。同様に、ボンディング
パッドP3を接地パッドとして用いる時は、図示されるよ
うに、当該パッドと電源ライン３がA1配線により接続さ
れる。
上には、所定の機能を実現するための回路素子Coがアレ
イ状に配列された内部回路２（一点鎖線で表示）が設け
られている。この内部回路の周辺には高電位の電源ライ
ン４（電圧Vcc;5V）が配置され、さらにその周囲にはボ
ンディングパッドPi（ｉ＝１〜ｎ）が配列されている。
このボンディングパッドにはそれぞれ１対１対応で、特
定の素子パターンを有する回路素子Ci（ｉ＝１〜ｎ）が
隣接配置されている。さらに、回路素子Ciおよびパッド
Piを囲むようにして低電位の電源ライン３（電圧Vss（G
ND）;0V）が配置されている。ボンディングパッドはそ
れぞれ、ワイヤWi（ｉ＝１〜ｎ）を介して、外部との接
続用の金属配線Li（ｉ＝１〜ｎ）に接続されている。従
って、例えばボンディングパッドP1を電源パッドとして
用いる時は、図示されるように、当該パッドと電源ライ
ン４がA1配線により接続される。同様に、ボンディング
パッドP3を接地パッドとして用いる時は、図示されるよ
うに、当該パッドと電源ライン３がA1配線により接続さ
れる。
第２図には第１図に示される回路素子Ciの素子パター
ンの一例が示される。
ンの一例が示される。
同図において、20は素子形成領域（活性領域）を示
し、該領域内にはｎ型不純物領域21およびｐ型不純物領
域22が形成されている。ｎ型不純物領域21にはトランジ
スタのコレクタＣを構成する電極が形成され、ｐ型不純
物領域22にはトランジスタのベースＢを構成する電極と
２つのｎ型不純物領域23Aおよび23Bとが形成されてい
る。この２つのｎ型不純物領域23Aおよび23Bにはそれぞ
れトランジスタのエミッタＥを構成する電極が形成され
ている。
し、該領域内にはｎ型不純物領域21およびｐ型不純物領
域22が形成されている。ｎ型不純物領域21にはトランジ
スタのコレクタＣを構成する電極が形成され、ｐ型不純
物領域22にはトランジスタのベースＢを構成する電極と
２つのｎ型不純物領域23Aおよび23Bとが形成されてい
る。この２つのｎ型不純物領域23Aおよび23Bにはそれぞ
れトランジスタのエミッタＥを構成する電極が形成され
ている。
次に、第２図のように素子パターンが設定された回路
素子Ciの使用形態について、第３図（ａ）、（ｂ）およ
び第４図（ａ）、（ｂ）を参照しながら説明する。
素子Ciの使用形態について、第３図（ａ）、（ｂ）およ
び第４図（ａ）、（ｂ）を参照しながら説明する。
第３図（ａ）、（ｂ）は、ボンディングパッドを入力
用として用いた時の回路素子Ciの使用形態を示すもの
で、（ａ）はその時の配線形態を示し、（ｂ）は等価回
路を示す。（ａ）においてハッチングで示される部分
は、A1等の配線パターンを示すもので、電気的に接続さ
れている状態を示している。
用として用いた時の回路素子Ciの使用形態を示すもの
で、（ａ）はその時の配線形態を示し、（ｂ）は等価回
路を示す。（ａ）においてハッチングで示される部分
は、A1等の配線パターンを示すもので、電気的に接続さ
れている状態を示している。
第３図に示される使用形態によれば、仮に外部ピンを
介してボンディングパッドPiに静電気等のノイズが重畳
した場合でも、内部回路の等価的なシリーズ抵抗に比べ
てトランジスタのコレクタ・エミッタ間抵抗の方がはる
かに小さいので、該ノイズに起因する信号は抵抗側には
流れず、トランジスタを通してアースに流れる。従っ
て、内部回路はこのノイズから保護される。
介してボンディングパッドPiに静電気等のノイズが重畳
した場合でも、内部回路の等価的なシリーズ抵抗に比べ
てトランジスタのコレクタ・エミッタ間抵抗の方がはる
かに小さいので、該ノイズに起因する信号は抵抗側には
流れず、トランジスタを通してアースに流れる。従っ
て、内部回路はこのノイズから保護される。
第４図（ａ）、（ｂ）は、ボンディングパッドを出力
用として用いた時の回路素子Ciの使用形態を示すもの
で、（ａ）はその時の配線形態、（ｂ）は等価回路を示
す。
用として用いた時の回路素子Ciの使用形態を示すもの
で、（ａ）はその時の配線形態、（ｂ）は等価回路を示
す。
第４図に示される使用形態によれば、内部回路からの
出力信号はトランジスタによって増幅された後、ボンデ
ィングパッドPiを介して外部ピンに出力される。また、
トランジスタがオフ状態にある時に、仮に外部ピンを介
してボンディングパッドPiに静電気等のノイズが入力さ
れても、該トランジスタのコレクタ・エミッタ間電圧が
高いので、このノイズに起因する信号が内部回路側に入
力されるという不都合な事態は回避することができる。
出力信号はトランジスタによって増幅された後、ボンデ
ィングパッドPiを介して外部ピンに出力される。また、
トランジスタがオフ状態にある時に、仮に外部ピンを介
してボンディングパッドPiに静電気等のノイズが入力さ
れても、該トランジスタのコレクタ・エミッタ間電圧が
高いので、このノイズに起因する信号が内部回路側に入
力されるという不都合な事態は回避することができる。
なお、上述した実施例では回路素子Piの特定のパター
ンとしてNPN型トランジスタの形態を設定した場合につ
いて説明したが、これは、本発明の要旨からも明らかな
ように、PNP型トランジスタの形態でもよいし、また、
トランジスタ以外の形態を有する任意のパターンを設定
することも可能である。
ンとしてNPN型トランジスタの形態を設定した場合につ
いて説明したが、これは、本発明の要旨からも明らかな
ように、PNP型トランジスタの形態でもよいし、また、
トランジスタ以外の形態を有する任意のパターンを設定
することも可能である。
さらに、回路素子Piとしてトランジスタの形態を設定
した場合には、本実施例に示されるようなバイポーラ素
子に限らず、CMOS等のユニポーラ素子を設定することも
できる。
した場合には、本実施例に示されるようなバイポーラ素
子に限らず、CMOS等のユニポーラ素子を設定することも
できる。
以上説明したように本発明の半導体IC装置によれば、
静電気対策用保護素子と出力トランジスタ素子の機能を
兼ね備えた構造の回路素子をボンディングパッドに隣接
させて配置することにより、内部回路の周辺に配列され
るべき回路素子の数を実質的に減少させ、該内部回路の
占有面積を相対的に増大させることができるので、回路
の集積度を向上させることができる。
静電気対策用保護素子と出力トランジスタ素子の機能を
兼ね備えた構造の回路素子をボンディングパッドに隣接
させて配置することにより、内部回路の周辺に配列され
るべき回路素子の数を実質的に減少させ、該内部回路の
占有面積を相対的に増大させることができるので、回路
の集積度を向上させることができる。
第１図は本発明の一実施例としての半導体IC装置におけ
る回路素子のレイアウトの一例を示す模式平面図、 第２図は第１図に示される回路素子Ciの素子パターンの
一例を示す図、 第３図（ａ）および（ｂ）は第１図に示される回路素子
Ciの一使用例を示す図で、（ａ）は配線図、（ｂ）は等
価回路図、 第４図（ａ）および（ｂ）は第１図に示される回路素子
Ciの他の使用例を示す図で、（ａ）は配線図、（ｂ）は
等価回路図、 第５図は従来形の一例としての半導体IC装置における回
路素子のレイアウトの一例を示す模式平面図、 である。 （符号の説明） １……半導体チップ、２……内部回路、３……電源ライ
ン（Vss）、４……電源ライン（Vcc）、C0……（第１
の）回路素子、P1〜Pn……ボンディングパッド、C1〜Cn
……（第２の）回路素子。
る回路素子のレイアウトの一例を示す模式平面図、 第２図は第１図に示される回路素子Ciの素子パターンの
一例を示す図、 第３図（ａ）および（ｂ）は第１図に示される回路素子
Ciの一使用例を示す図で、（ａ）は配線図、（ｂ）は等
価回路図、 第４図（ａ）および（ｂ）は第１図に示される回路素子
Ciの他の使用例を示す図で、（ａ）は配線図、（ｂ）は
等価回路図、 第５図は従来形の一例としての半導体IC装置における回
路素子のレイアウトの一例を示す模式平面図、 である。 （符号の説明） １……半導体チップ、２……内部回路、３……電源ライ
ン（Vss）、４……電源ライン（Vcc）、C0……（第１
の）回路素子、P1〜Pn……ボンディングパッド、C1〜Cn
……（第２の）回路素子。
Claims (1)
- 【請求項１】所定の論理機能を実現するための複数の第
１の回路素子（C0）が半導体チップ（１）上で未配線の
状態で配列されている内部回路（２）と、 該内部回路の周辺に沿って配列された複数のボンディン
グパッド（P1〜Pn）と、 該複数のボンディングパッドのそれぞれに対応して隣接
配置された複数の第２の回路素子（C1〜Cn）とを備え、 該複数の第２の回路素子の各々が、対応するボンディン
グパッドを入力用として接続する時は前記内部回路内の
対応する第１の回路素子に対して保護素子を構成し、ま
た、対応するボンディングパッドを出力用として接続す
る時は該内部回路内の対応する第１の回路素子に対して
出力トランジスタ素子を構成するよう、入力用と出力用
とで兼用できる特定の素子パターンによって形成されて
いる、ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145033A JP2518852B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145033A JP2518852B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310134A JPS63310134A (ja) | 1988-12-19 |
| JP2518852B2 true JP2518852B2 (ja) | 1996-07-31 |
Family
ID=15375855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145033A Expired - Lifetime JP2518852B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518852B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834287B2 (ja) * | 1987-12-25 | 1996-03-29 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| JPH01196162A (ja) * | 1988-01-30 | 1989-08-07 | Sony Corp | 半導体装置 |
| JPH02219254A (ja) * | 1989-02-20 | 1990-08-31 | Hitachi Ltd | 半導体集積回路装置 |
| JP2006100436A (ja) | 2004-09-28 | 2006-04-13 | Toshiba Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208771A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-06-12 JP JP62145033A patent/JP2518852B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63310134A (ja) | 1988-12-19 |
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