JPH043960A

JPH043960A - マスタースライスｉｃ

Info

Publication number: JPH043960A
Application number: JP10590190A
Authority: JP
Inventors: Tetsuo Tatsuta; 哲男多津田
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1990-04-21
Filing date: 1990-04-21
Publication date: 1992-01-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はアナログ及びディジタル装置に使用されるＣＭ
Ｏ３，バイポーラ・ＣＭＯ３，バイポーラのマスタース
ライスＩＣに係り、特にＴＴＬ振幅とＣＭ　ＯＳ振幅を
内部に人力及び外部に出力する入出力回路を有するＣ　
Ｍ　ＯＳ　、バイポーラ・ＣＭ　ＯＳ　、バイポーラの
マスタースライスＩＣに関する。

［従来の技術と課題］周知の如く、マスタースライスＩＣは、トランジスタや
抵抗などをチップ上に多数配置し、これらを組み合わせ
ることによってＩＣとしての機能をもたせるよう構成さ
れたものをいう。

従来、マスタースライスＩＣとしては、第３図に示す如
く、マスターチップ１の周辺に入出力部を構成するセル
２を多数設け、この人出力部を１パツド（Ａ）３につき
ＴＴＬレヘル入出力構成用素子ブロック（Ｂ）４とＣＭ
ＯＳレベル入出力構成用素子ブロック（Ｃ）５とから構
成させたものである。しかし、こうした構成の場合、入
出力部たけてかなりの面積を占め、内部回路の配線領域
及び素子アレー領域が縮小されるという問題点を有する
。

また、他のマスタースライスＩＣとしては、第４図にボ
す如く、ＴＴＬレベルあるいはＣＭ　ＯＳレベルの入出
力回路をとちらでも構成できるように、ＴＴＬレヘル入
出力構成用素子ブロック４とＣＭＯＳレヘルレベル構成
用素子ブロック５を機能別にセルを配置した構成のもの
も知られている。

しかし、この構成の場合、ＴＴＬレベルとＣ〜１０８レ
ベルの入出力回路を構成できる位置か限定されるという
問題点を有する。

本発明は上記事情に鑑みてなされたものて、ＴＴＬレベ
ルの入出力回路を構成可能な第１素子とバットを１つず
つ有した第１のブロックと、ＣＭＯＳレベルの入出力回
路を構成する可能な第２素子とパッドを１つずつ有した
第２のブロックからなるセルを、交互に繰り返しマスタ
ーチップに配置することにより、チップ四辺のとの位置
からでもＴＴＬレベルの入出力信号あるいはＣＭＯＳレ
ベルの入出力信号を得ることかでき、これによりチップ
の無駄な領域を最小限に抑制する事かできるマスタース
ライスＩＣを提供することを目的といする。

［課題を解決するための手段］本発明は、マスタースライスチップと、このチップの中
央部に形成された素子アレイ部と、前記チップ上に前記
素子アレイ部を囲むように設けられたパッド群とを具備
し、前記バット群か、ＴＴＬレベルの入出力回路を構成
可能な第１素子とバットを１つずつ有した第１のブロッ
クと、Ｃｋｉ　ＯＳレベルの入出力回路を構成する可能
な第２素子とパッドを１つずつ有した第２のブロックか
らなるセルを、前記第１・第２のブロックか交互に位置
するように配置してなることを特徴とするマスタースラ
イスＩＣである。

［作用］本発明においては、チップ周辺には、ＴＴＬレヘルの入
出力用ブロックと、ＣＭＯＳレベルの入出力用ブロック
が無駄なスペースなく配置でき、従来と比ベブロックの
トルタル数はチップ面積は同一で約２倍のブロック数を
配置できる。また、同一の入出力用ブロックを使用する
場合、有効に取出し易くなり、チップの四辺どこからで
もＴＴＬレヘル、ＣＭＯＳレベルの人出力信号を？１１
ることかできる。

［実施例］以下、本発明の一実施例にマスタースライスＩＣについ
て第１図及び第２図を参照して説明する。

図中の１１は、マスタースライスチップである。

このチップ１１の中央部には、トランジスタ、抵抗なと
の素子アレイか規則正しく形成された素子アレイ部１２
か設けられている。前記チップ１１の外周部には、前記
素子アレイ部１２を囲むようにパッド群か設けられてい
る。このパッド群は、ＴＴＬレベルの入出力回路を構成
可能なＴＴＬレヘル入出力用ブロック（第１素子、Ａ）
１３とバット（Ｂ）１４を１つずつ有した第１のブロッ
ク１５と、ＣＭＯＳレベルの入出力回路を構成する可能
なＣＭ　ＯＳレベル入出力用ブロック（第２素子；Ｃ）
１Ｂとパッド１４を１つずつ有した第２のブロック１７
からなるセル１８を、前記第１・第２のブロックか交互
に位置するように配置して構成したものである。

前記セル１８の詳細は、第２図に示す通りである。

図において、２１．２２．２３は静電保護素子、２４は
ンユミソト回路、２５は入出力用のバッファを夫々示し
、前記２１〜２５によりＣＭ　ＯＳレベルの入出力回路
か構成されている。また、２６はＮＰＮ　トランジスタ
、２７はＰＮＰ　トランジスタ、２８は抵抗を夫々示し
、前記２６〜２８によりＴＴＬレベルの入出力回路か構
成されている。なお、後者を構成する場合、保護素子は
前者の静電保護素子２１〜２３を使用する二とかできる
。

しかして、上記実施例によれば、ＴＴＬレヘルの入出力
回路を構成可能なＴＴＬレベル入出力用ブロック１３と
パッド１４を１つずつ有した第１のブロック１５と、Ｃ
ＭＯＳレベルの入出力回路を構成する可能なＣＭ　ＯＳ
レベル入出力用ブロック１６とバット１４を１つすつ有
した第２のブロック１７からなるセル１８を、前記第１
・第２のブロックか交互に位置するように配置した構成
となっているため、チップ四辺のどの位置からでもＴＴ
Ｌレベルの入出力信号あるいはＣＭＯＳレベルの入出力
信号を得ることができ、これによりチップの無駄な領域
を最小限に抑制する事かできる。

事実、第２図においてパッド１４間の間隔（Ｌ）は通常
の実装基準から見ると、最低でも８０μｍ程度は必要と
なるが、ここではプロセスからくる配線基準のみのスペ
ースを必要とするだけである。

つまり、配線の最小基準でパッドを配置することでチッ
プ周辺には、ＴＴＬレベルの入出力用ブロックと、ＣＭ
ＯＳレベルの入出力用ブロックか無駄なスペースなく配
置でき、従来（第３図、第４図）と比ベブロックのトー
タル数はチップ面積は同一で約２倍のブロック数を配置
できる。但し、実装基準には満たないため、隣り合った
パッドを使用することは不可能となるが、同一の入出力
用ブロックを使用する場合、とても有効に取出し易くな
り、チップの四辺とこからでもＴＴＬレベル、ＣＭＯＳ
レベルの入出力信号を得ることかできる。

第５図は、ＣＭ　ＯＳレベル入出力用ブロック１６を使
用した入力バッファ回路の一例を示す。ここで、図中の
３１はパッド、３２は保護抵抗、３３．３４は保護ダイ
オード、３５はバッファ回路である。

第６図は、ＣＭＯＳレベル入出力用ブロック１６を使用
した出力バッファ回路の一例を示す。

第７図は、ＴＴＬレベル入出力用ブロック１３を使用し
たＴＴＬ入力回路の一例を示す。ここで、図中の４１は
パッド、４２はダイオード、４３．　４４はＮＰＮ）ラ
ンジスタ、４５．４６は抵抗である。

第８図は、ＴＴＬレベル入出力用ブロック１３を使用し
たＴＴＬレベルの出力回路の一例を示す。

第９図〜第１４図は、夫々ＴＴＬレヘル入出力用ブロッ
ク１３を使用したトーテムポール型を含む出力バッファ
回路例を示す。

なお、上記出力バッファにおいて、第１図のＣＭＯＳレ
ベル入出力用ブロック１６の入出力用のバッファ２５を
少電流出力用バッファを構成できる程度のものに縮小し
、ＴＴＬレベル入出力用ブロック１３には第２図のＮＰ
Ｎ　）ランジスタ２Ｂ、ＰＮＰトランジスタ２７．抵抗
２８を大電流出力用バッファで構成できるバイポーラ素
子を配置し、バッファの能力別に素子を使い分けられる
ようにすることにより、入出力用ブロックの縮小化が計
れる。

［発明の効果］以上詳述した如く本発明によれば、ＴＴＬレベルの入出
力回路を構成可能な第１素子とパッドを１つずつ有した
第１のブロックと、ＣＭＯＳレベルの入出力回路を構成
する可能な第２素子とパッドを１つずつ有した第２のブ
ロックからなるセルを、交互に繰り返しマスターチップ
に配置することにより、チップ四辺のどの位置からでも
ＴＴＬレベルの入出力信号あるいはＣＭＯＳレベルの入
出力信号を得ることができ、これによりチップの無駄な
領域を最小限に抑制する事ができるマスタースライスＩ
Ｃを提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマスタースライスＩＣ
の平面図、第２図はこのＩＣを構成するセルの説明図、
第３図及び第４図は夫々従来のマスタースライスＩＣの
平面図、第５図は第１図のＩＣのＣＭＯＳレベル入出力
用ブロックを使用した入力バッファ回路の説明図、第６
図は第１図のＩＣのＣＭＯＳレベル入出力用ブロックを
使用した出力バッファ回路の説明図、第７図は第１図の
ＩＣのＴＴＬレベル人出力出力用ブロック用したＴＴＬ
入力回路の説明図、第８図は第１図のＩＣのＴＴＬレベ
ル入出力用ブロックを使用したＴＴＬレベルの出力回路
の説明図、第９図〜第１４図は夫々第１図のＩＣのＴＴ
Ｌレベル入出力用ブロックを使用したトーテムポール型
を含む出力バッファ回路の説明図である。１１・・・マスタースライスチップ、１２・・・素子ア
レイ部、１３・・ＴＴＬレベル入出力用ブロック、１４
・・・チップ、１５・・・第１のブロック、１６・・・
ＣＭ　ＯＳレベル入出力用ブロック、１７・・・第２の
ブロック、１８・・・セル、２１〜２３・・・静電保護
素子、２４・・・シュミット回路、２５・・入出力用の
バッファ、２６・・・ＮＰＮトランジスタ、２７・・・
ＰＮＰ　）ランジスタ、２８・・・抵抗。出願人代理人　弁理士　坪井　淳第図第図第図第図第図第１２図第図第図第図第１３図第１４図

Claims

【特許請求の範囲】

　マスタースライスチップと、このチップの中央部に形
成された素子アレイ部と、前記チップ上に前記素子アレ
イ部を囲むように設けられたパッド群とを具備し、前記
パッド群が、ＴＴＬレベルの入出力回路を構成可能な第
１素子とパッドを１つずつ有した第１のブロックと、Ｃ
ＭＯＳレベルの入出力回路を構成する可能な第２素子と
パッドを１つずつ有した第２のブロックからなるセルを
、前記第１・第２のブロックが交互に位置するように配
置してなることを特徴とするマスタースライスＩＣ。