CN101304027B - 半导体集成电路 - Google Patents
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Abstract
本发明的半导体集成电路提高静电破坏强度和闭锁强度等。此外，消除静电破坏强度和闭锁强度等的偏差，作为半导体集成电路，保证一定的质量。在静电破坏保护单元(EC1)中，利用由P+型的半导体层构成的分离区域(6)包围着第一NPN型双极晶体管(3)和第二NPN型双极晶体管(4)，与其他元件电性分离。该分离区域(6)的宽度(WB1)形成得比相互分离形成了内部电路(50)的元件的分离区域(7)的宽度(WB2)宽。这样，能够得到提高静电破坏强度和闭锁强度等的效果。为了充分发挥这样的效果，最好分离区域(6)的宽度(WB1)宽于分离区域(7)的宽度(WB2)(通常按照该半导体集成电路的最小设计规则进行设计)2倍以上。
Description
技术领域
本发明涉及半导体集成电路，特别是涉及具有静电破坏保护元件的半导体集成电路。
背景技术
以往，在半导体集成电路中设置着用于保护内部电路不受静电破坏的静电破坏保护元件。作为静电破坏保护元件，已知使用了双极晶体管、二极管或MOS晶体管，与焊盘(pad)连接，即与连接在内部电路，且从外部施加输入信号，或者施加来自上述内部电路的输出信号的电极连接。若对该焊盘施加过大的噪声脉冲，则静电破坏保护元件就导通，伴随着噪声脉冲的电流向电源线或接地线流出，从而保护了内部电路。
再有，关于具有静电破坏保护元件的半导体集成电路，在专利文献1、2中有记载。
【专利文献1】日本特开2003-264238号公报
【专利文献2】日本特开2005-57138号公报
发明内容
但是，根据半导体集成电路的图案设计，静电破坏强度下降，并且，还产生了因为施加到焊盘中的噪声脉冲而引起闭锁(latchap)或内部电路的误动作的问题。
本发明的特征在于，具有：内部电路，由多个元件形成；焊盘，与所述内部电路连接，被从外部施加输入信号，或者被施加来自所述内部电路的输出信号；静电破坏保护元件，与所述焊盘连接，用于保护所述内部电路不受静电破坏；第一分离区域，由半导体层构成，包围所述静电破坏保护元件而形成；以及第二分离区域，由半导体层构成，将形成所述内部电路的多个元件相互分离，所述第一分离区域的宽度比所述第二分离区域的宽度宽。
根据该结构，由于包围静电破坏保护元件而形成的第一分离区域的宽度形成得很宽，因此，降低了将第一分离区域作为基极区域的寄生双极晶体管的电流放大率。这样，能够限制在对焊盘施加了噪声脉冲时流过寄生双极晶体管的电流，能够提高静电破坏强度和闭锁强度等。
此外，上述结构之外，由于第一分离区域通过金属布线接地，因此，寄生双极晶体管的基极电位抑制为较低，同时能够向外吸出基极电流，因此，寄生双极晶体管难以导通，能够进一步提高静电破坏强度和闭锁强度等。
另外，上述结构之外，由于将静电破坏保护元件和第一分离区域一体化而形成一个静电破坏保护单元，将多个该静电破坏保护单元分别对应配置在多个焊盘，因此，消除每个焊盘的静电破坏强度和闭锁强度等的偏差，作为半导体集成电路，能够保证一定的质量。
根据本发明，能够提高半导体集成电路的静电破坏强度和闭锁强度等。此外，消除静电破坏强度和闭锁强度等的偏差，从而作为半导体集成电路，能够保证一定的质量。
附图说明
图1 是本发明的第一实施方式的半导体集成电路的静电破坏保护单元及其周边的电路图。
图2是本发明的第一实施方式的半导体集成电路的静电破坏保护单元及其周边的图案设计图(平面图)。
图3是沿图2的X-X线的截面图。
图4是本发明的第二实施方式的半导体集成电路的静电破坏保护单元及其周边的电路图。
图5是本发明的第二实施方式的半导体集成电路的静电破坏保护单元及其周边的截面图。
图6是本发明的第三实施方式的半导体集成电路的静电破坏保护单元及其周边的电路图。
标号说明
1电源线 2接地线
3第一NPN型双极晶体管
4第二NPN型双极晶体管
5焊盘 6、7分离区域 10半导体衬底
11外延式半导体层 12、17、23岛区域
13、19、25嵌入层 14、16、20、22、28 N+层
15、21、27 P-层 18第三NPN型双极晶体管
24电阻元件 26、29 P+层
30、31寄生双极晶体管 40寄生晶闸管
51第一二极管 52第二二极管
61第一MOS晶体管 62第二MOS晶体管
EC1、EC2、EC3静电破坏保护单元
具体实施方式
[第一实施方式]
对本发明的第一实施方式的半导体集成电路进行说明。图1是半导体集成电路的一个静电破坏保护单元周边的电路图，图2是静电破坏保护单元周边的概略的图案设计图(平面图)，图3是沿图2的X-X线的截面图。
静电破坏保护单元EC1具有串联在供给电源电位VCC的电源线1和供给接地电位GND的接地线2之间的第一NPN型双极晶体管3和第二NPN型双极晶体管4(本发明的静电破坏保护元件的一例)。这些双极晶体管的发射极和基极相互共通连接，在不施加噪声脉冲的正常状态下不导通。这些双极晶体管的连接点与焊盘5连接。焊盘5是与半导体集成电路的内部电路50连接，且从外部施加输入信号，或者施加来自上述内部电路50的输出信号的电极。与内部电路50连接着电源线1和接地线2。此外，内部电路50中包括输入电路、输出电路、输入输出电路及具有其他功能的各种电路。
第一NPN型双极晶体管3和第二NPN型双极晶体管4被由P+型的半导体层构成的分离区域6(本发明的第一分离区域的一例)包围，且与其他元件电性分离。该分离区域6的宽度WB1形成为比分离区域7(本发明的第二分离区域的一例)的宽度WB2宽(WB1＞WB2)，所述分离区域7将形成内部电路50的元件相互分离。
参照图2、3详细地说明静电破坏保护单元EC1及其周边元件的结构，。在图3中未示出静电破坏保护单元EC1的第二NPN型双极晶体管4，但与第一NPN型双极晶体管3同样地被分离区域6包围着。
在P-型的半导体衬底10上形成N-型的外延式半导体层11，该外延式半导体层11由分离区域6、7分离成多个岛区域。分离区域6、7通过将从外延式半导体层11下方的半导体衬底10向上方扩散的P+型的下半导体层和从外延式半导体层11的表面向下方扩散的P+型的上半导体层相互重叠成为一体而形成。(上下分离结构)
然后，在由分离区域6包围的一个岛区域12中形成有第一NPN型双极晶体管3。在该岛区域12中，在半导体衬底10与外延式半导体层11之间形成着N+型的嵌入层13，在外延式半导体层11的表面形成着N+层14和P-层15，在P-层15中形成着N+层16。这里，N-型的外延式半导体层11成为集电极区域，P-层15成为基极区域，N+层16成为发射极区域。P-层15(基极区域)和N+层16(发射极区域)共通连接，并且接地。N+层14是集电极电极取出用的扩散层，焊盘5通过布线与该N+层14连接。
此外，在岛区域12的左邻的岛区域17中形成有形成内部电路50且为其一部分的第三NPN型双极晶体管18。岛区域17由分离区域6、7包围着。第三NPN型双极晶体管18的结构与第一NPN型双极晶体管3的结构相同，在半导体衬底10与外延式半导体层11之间形成N+型的嵌入层19，在外延式半导体层11的表面形成N+层20和P-层21，在P-层21的中间形成N+层22。这里，N-型的外延式半导体层11成为集电极区域，P-层21成为基极区域，N+层22成为发射极区域。在岛区域17的另一个相邻的岛区域(除了岛区域12以外)中形成着形成内部电路50的其他元件(包括晶体管、电阻和二极管等)，该岛区域被具有宽度WB2的分离区域7包围。
此外，在岛区域12的右邻的岛区域23中形成有形成内部电路50且为其一部分的电阻元件24。在岛区域23中，也在半导体衬底10与外延式半导体层11之间形成N+型的嵌入层25。电阻元件24由形成在外延式半导体层11的表面上的电极取出用的P+层26和形成电阻主体的P-层27构成。此外，在外延式半导体层11的表面形成N+层28，通过与电源线1连接该N+层28，从而岛区域23的外延式半导体层11偏压为电源电位VCC。在岛区域23的另一个相邻的岛区域(除了岛区域12以外)中形成着形成内部电路50的其他元件，该岛区域被具有宽度WB2的分离区域7包围着。
在上述结构中，附带形成NPN型的寄生双极晶体管30、31。在寄生双极晶体管30中，分离岛区域12、17的分离区域6成为基极区域，N+层20和岛区域17的N-型的外延式半导体层11成为集电极区域，N+层14和岛区域12的N-型的外延式半导体层11成为发射极区域。
此外，在寄生双极晶体管31中，分离岛区域12、23的分离区域6成为基极区域，N+层28和岛区域23的N-型的外延式半导体层11成为集电极，N+层14和岛区域12的N-型的外延式半导体层11成为发射极区域。
若向焊盘5施加负极性的噪声脉冲，则第一NPN型双极晶体管3就导通，向接地线2流出伴随着噪声脉冲的电流。但是，此时若寄生双极晶体管30、31也因为噪声脉冲而导通，则根据伴随着它的浪涌电流而静电破坏强度降低。此外，根据流过寄生双极晶体管30、31中的浪涌电流，由内部电路50的其他寄生双极晶体管所形成的寄生晶闸管40导通而产生闭锁，也有产生内部电路50误动作的危险。(参照图1)
这里，如下说明闭锁的机理。寄生晶闸管40由例如PNP型双极晶体管41和NPN型双极晶体管42形成。根据流到寄生双极晶体管30、31中的浪涌电流，PNP型双极晶体管41导通时，根据其集电极和发射极间的电流，NPN型双极晶体管42的基极电位上升，NPN型双极晶体管导通。NPN型双极晶体管42导通时，根据其集电极和发射极间的电流，PNP型双极晶体管41的基极电位就进一步下降，PNP型双极晶体管41的集电极和发射极间的电流增加。由此，就在寄生晶闸管40中产生正反馈，电流稳定地流过电源线1和接地线2之间。
因此，根据本发明，由于分离区域6的宽度WB1形成得比通常的分离区域7的宽度WB2宽，因此寄生双极晶体管30、31的电流放大率抑制为较低。由此，能够得到提高静电破坏强度和闭锁强度等的效果。为了使这样的效果充分发挥，分离区域6的宽度WB1，优选宽于分离区域7的宽度WB2(通常按照该半导体集成电路的最小设计规则进行设计)2倍以上。此外，分离区域6的宽度WB1优选在3μm以上。
此外，分离区域6优选经由金属布线接地。由此，寄生双极晶体管30、31的基极电位抑制成较低的同时，能够通过低电阻的金属布线，迅速地向接地吸出基极电流，因此，寄生双极晶体管30、31难以导通，能够进一步提高静电破坏强度和闭锁强度等。
此外，静电破坏保护单元EC1，优选将第一和第二NPN型的双极晶体管3、4和分离区域6一体化而形成1个单元。该情况下，优选将多个该静电破坏保护单元EC1与多个焊盘5分别对应地配置。若使用静电破坏保护单元EC1，则能够得到一定的静电破坏强度和闭锁强度等。即，消除每个焊盘5的静电破坏强度和闭锁强度等的偏差，作为半导体集成电路，能够保证一定的质量。
[第二实施方式]
下面，说明本发明的第二实施方式的半导体集成电路。图4是半导体集成电路的一个静电破坏保护单元周边的电路图，图5是静电破坏保护单元周边的截面图。在本实施方式中，静电破坏保护单元EC2具有串联在提供电源电位VCC的电源线1和提供接地电位GND的接地线2之间的第一二极管51和第二二极管52。第一二极管51和第二二极管52的连接点连接焊盘5。在通常的状态下，第一二极管51和第二二极管52截止，但对焊盘5施加负极性的噪声脉冲时，第一二极管51导通，对焊盘5施加正极性的噪声脉冲时，第二二极管52导通，从而使伴随着噪声脉冲的电流流过电源线1或接地线2，保护内部电路50不受静电破坏。
图5的截面图中仅示出了第一二极管51，但也能够同样地形成第二二极管52。岛区域12的N-型外延式半导体层11成为第一二极管的阴极，与焊盘5连接的N+层成为阴极电极取出用的扩散层。此外，形成在N-型外延式半导体层11的表面上的P+层29成为第一二极管的阳极。其他结构与第一实施方式相同，能够得到同样的作用效果。
[第三实施方式]
下面，说明本发明的第三实施方式的半导体集成电路。图6是半导体集成电路的一个静电破坏保护单元周边的电路图。在本实施方式中，静电破坏保护单元EC3具有串联在提供电源电位VCC的电源线1和提供接地电位GND的接地线2之间的第一MOS晶体管61和第二MOS晶体管62。在第一MOS晶体管61和第二MOS晶体管62的连接点连接着焊盘5。第一MOS晶体管61是N沟道型，源极和栅极共通连接，它们与接地线2连接。第二MOS晶体管62是P沟道型，源极和栅极共通连接，它们与电源线1连接。
在通常的状态下，第一MOS晶体管61和第二MOS晶体管62截止，但对焊盘5施加噪声脉冲时，第一MOS晶体管61或第二MOS晶体管62导通，从而使伴随着噪声脉冲的电流流过电源线1或接地线2，保护内部电路50不受静电破坏。其他结构与第一实施方式相同，能够得到同样的作用效果。
再有，本发明不限定于上述实施方式，当然可以在不脱离其主旨的范围内进行变更。例如，分离区域6、7不限于第一实施方式中说明的上下分离结构，只要P+型的半导体层从外延式半导体层11的表面到达半导体衬底10即可。此外，形成静电破坏保护元件和内部电路50的元件不限于NPN型的双极晶体管，包括PNP型的双极晶体管及其他元件。
Claims (6)
1.一种半导体集成电路，其特征在于，包括：
内部电路，由多个元件形成；焊盘，与所述内部电路连接，被从外部施加输入信号，或者被施加来自所述内部电路的输出信号；静电破坏保护元件，与所述焊盘连接，用于保护所述内部电路不受静电破坏；第一分离区域，由半导体层构成，包围所述静电破坏保护元件而形成；以及第二分离区域，由半导体层构成，将形成所述内部电路的多个元件相互分离，
所述第一分离区域的宽度比所述第二分离区域的宽度宽。
2.如权利要求1所述的半导体集成电路，其特征在于，
所述第一分离区域包围所述静电破坏保护元件的上下左右而形成。
3.如权利要求1或2所述的半导体集成电路，其特征在于，
所述第一分离区域的宽度宽于所述第二分离区域的宽度的2倍以上。
4.如权利要求1或2所述的半导体集成电路，其特征在于，
所述第一分离区域通过金属布线接地。
5.如权利要求1或2所述的半导体集成电路，其特征在于，
将所述静电破坏保护元件和所述第一分离区域一体化而形成一个静电破坏保护单元，且具有多个该静电破坏保护单元。
6.如权利要求1或2所述的半导体集成电路，其特征在于，
所述静电破坏保护元件由双极晶体管、二极管或MOS晶体管的任意一个而形成。
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