KR20080099821A - 반도체 집적 회로 - Google Patents

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Abstract

반도체 집적 회로의 정전 파괴 강도, 래치 업 강도 등을 향상시킨다. 또한, 정전 파괴 강도, 래치 업 강도 등의 변동을 없애, 반도체 집적 회로로서 일정한 품질을 보증한다. 정전 파괴 보호 셀 EC1에서, 제1 NPN형 바이폴라 트랜지스터(3) 및 제2 NPN형 바이폴라 트랜지스터(4)는, P+형의 반도체층으로 이루어지는 분리 영역(6)에 의해 둘러싸여져 있어, 다른 소자로부터 전기적으로 분리되어 있다. 이 분리 영역(6)의 폭 WB1은, 내부 회로(50)를 형성하고 있는 소자를 서로 분리하는 분리 영역(7)의 폭 WB2보다 넓게 형성되어 있다. 이에 의해, 정전 파괴 강도, 래치 업 강도 등을 향상시키는 효과를 얻을 수 있다. 그와 같은 효과를 충분히 발휘시키기 위해서, 분리 영역(6)의 폭 WB1은, 분리 영역(7)의 폭 WB2(통상은, 그 반도체 집적 회로의 최소의 디자인 룰로 설계됨)보다 2배 이상 넓은 것이 바람직하다.
Figure P1020080043503
NPN형 바이폴라 트랜지스터, 내부 회로, 분리 영역, 정전 파괴 보호 소자, 패드

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 반도체 집적 회로에 관한 것으로, 특히, 정전 파괴 보호 소자를 구비한 반도체 집적 회로에 관한 것이다.
종래부터, 반도체 집적 회로에서, 내부 회로를 정전 파괴로부터 보호하기 위한 정전 파괴 보호 소자가 설치되어 있다. 정전 파괴 보호 소자로서는, 바이폴라 트랜지스터, 다이오드 또는 MOS 트랜지스터를 이용한 것이 알려져 있고, 패드, 즉 내부 회로에 접속되며, 외부로부터 입력 신호가 인가되거나, 또는 상기 내부 회로로부터의 출력 신호가 인가되는 전극에 접속되어 있다. 이 패드에 과대한 노이즈 펄스가 인가되면, 정전 파괴 보호 소자가 온하여 노이즈 펄스에 수반되는 전류를 전원선 또는 접지선으로 빠져나가게 함으로써, 내부 회로를 보호하고 있었다.
또한, 정전 파괴 보호 소자를 구비한 반도체 집적 회로에 대해서는, 특허 문헌 1, 2에 기재되어 있다.
[특허 문헌 1] 일본 특개 2003-264238호 공보
[특허 문헌 2] 일본 특개 2005-57138호 공보
그러나, 반도체 집적 회로의 패턴 레이아웃에 따라서는, 정전 파괴 강도가 저하되고, 또한, 패드에 인가되는 노이즈 펄스에 기인하여 래치 업이나 내부 회로의 오동작이라고 하는 문제도 생겼다.
본 발명은, 복수의 소자로 형성된 내부 회로와, 상기 내부 회로에 접속되며, 외부로부터 입력 신호가 인가되거나, 또는 상기 내부 회로로부터의 출력 신호가 인가되는 패드와, 상기 패드에 접속되며, 상기 내부 회로를 정전 파괴로부터 보호하기 위한 정전 파괴 보호 소자와, 상기 정전 파괴 보호 소자를 둘러싸서 형성된, 반도체층으로 이루어지는 제1 분리 영역과, 상기 내부 회로를 형성하는 복수의 소자를 서로 분리하는, 반도체층으로 이루어지는 제2 분리 영역을 구비하고, 상기 제1 분리 영역의 폭은, 상기 제2 분리 영역의 폭보다 넓은 것을 특징으로 한다.
이 구성에 따르면, 정전 파괴 보호 소자를 둘러싸서 형성된 제1 분리 영역의 폭이 넓게 형성되어 있으므로, 제1 분리 영역을 베이스 영역으로 하는 기생 바이폴라 트랜지스터의 전류 증폭율이 저감된다. 이에 의해, 패드에 노이즈 펄스가 인가되었을 때에 기생 바이폴라 트랜지스터에 흐르는 전류가 제한되어, 정전 파괴 강도, 래치 업 강도 등을 향상시킬 수 있다.
또한, 상기 구성 외에, 제1 분리 영역은 메탈 배선을 통해서 접지되어 있으므로, 기생 바이폴라 트랜지스터의 베이스 전위가 낮게 억제됨과 함께, 베이스 전류를 밖으로 흡출할 수 있으므로, 기생 바이폴라 트랜지스터가 온하기 어려워져, 정전 파괴 강도, 래치 업 강도 등을 더욱 향상시킬 수 있다.
또한, 상기 구성 외에, 정전 파괴 보호 소자와 제1 분리 영역을 일체화하여 1개의 정전 파괴 보호 셀을 형성하고，이 정전 파괴 보호 셀을 복수개, 복수의 패드의 각각에 대응시켜 배치하였으므로, 패드마다의 정전 파괴 강도, 래치 업 강도 등의 변동을 없애, 반도체 집적 회로로서 일정한 품질을 보증할 수 있다.
본 발명에 따르면, 반도체 집적 회로의 정전 파괴 강도, 래치 업 강도 등을 향상시킬 수 있다. 또한, 정전 파괴 강도, 래치 업 강도 등의 변동을 없애, 반도체 집적 회로로서 일정한 품질을 보증할 수 있다.
[제1 실시 형태]
본 발명의 제1 실시 형태에 따른 반도체 집적 회로에 대해서 설명한다. 도 1은 반도체 집적 회로의 1개의 정전 파괴 보호 셀 주변의 회로도이고, 도 2는 정전 파괴 보호 셀 주변의 개략의 패턴 레이아웃도(평면도), 도 3은 도 2의 X-X선을 따라 취한 단면도이다.
정전 파괴 보호 셀 EC1은, 전원 전위 VCC를 공급하는 전원선(1)과 접지 전위 GND를 공급하는 접지선(2) 사이에 직렬로 접속된, 제1 NPN형 바이폴라 트랜지스터(3) 및 제2 NPN형 바이폴라 트랜지스터(4)(본 발명의 정전 파괴 보호 소자의 일례)를 구비한다. 그들 바이폴라 트랜지스터의 에미터와 베이스는 서로 공통 접속되고, 노이즈 펄스가 인가되지 않는 통상 상태에서는 도통하지 않도록 되어 있다. 그들 바이폴라 트랜지스터의 접속점은, 패드(5)에 접속되어 있다. 패드(5)는, 반도체 집적 회로의 내부 회로(50)에 접속되며, 외부로부터 입력 신호가 인가되거나, 또는 상기 내부 회로(50)로부터의 출력 신호가 인가되는 전극이다. 내부 회로(50)에는 전원선(1)과 접지선(2)이 접속되어 있다. 또한, 내부 회로(50)에는, 입력 회로, 출력 회로, 입출력 회로, 그 밖의 기능을 가진 각종 회로가 포함된다.
제1 NPN형 바이폴라 트랜지스터(3) 및 제2 NPN형 바이폴라 트랜지스터(4)는, P+형의 반도체층으로 이루어지는 분리 영역(6)(본 발명의 제1 분리 영역의 일례)에 의해 둘러싸여져 있어, 다른 소자로부터 전기적으로 분리되어 있다. 이 분리 영역(6)의 폭 WB1은, 내부 회로(50)를 형성하고 있는 소자를 서로 분리하는 분리 영역(7)(본 발명의 제2 분리 영역의 일례)의 폭 WB2보다 넓게 형성되어 있다(WB1>WB2).
정전 파괴 보호 셀 EC1 및 그 주변의 소자의 구조에 대해서 도 2, 도 3을 참조하여 상세하게 설명한다. 도 3에서는, 정전 파괴 보호 셀 EC1의 제2 NPN형 바이폴라 트랜지스터(4)는 도시하고 있지 않지만, 제1 NPN형 바이폴라 트랜지스터(3)와 마찬가지로, 분리 영역(6)에 의해 둘러싸여져 있다.
P-형의 반도체 기판(10) 상에 N-형의 에피택셜 반도체층(11)이 형성되고, 이에피택셜 반도체층(11)은, 분리 영역(6, 7)에 의해 복수의 섬 영역으로 분리되어 있다. 분리 영역(6, 7)은 에피택셜 반도체층(11)의 하방의 반도체 기판(10)으로부터 상방으로 확산된 P+형 하 반도체층과, 에피택셜 반도체층(11)의 표면으로부터 하방으로 확산된 P+형 상 반도체층이 서로 중첩되어 일체화됨으로써 형성되어 있 다(상하 분리 구조).
그리고, 분리 영역(6)에 의해 둘러싸여진 1개의 섬 영역(12) 내에, 제1 NPN형 바이폴라 트랜지스터(3)가 형성되어 있다. 이 섬 영역(12)에서, 반도체 기판(10)과 에피택셜 반도체층(11) 사이에 N+형의 매립층(13)이 형성되어 있고, 에피택셜 반도체층(11)의 표면에 N+층(14), P-층(15)이 형성되고, P-층(15) 내에는 N+층(16)이 형성되어 있다. 여기서, N-형의 에피택셜 반도체층(11)이 콜렉터 영역으로 되어 있고, P-층(15)이 베이스 영역으로 되어 있고, N+층(16)이 에미터 영역으로 되어 있다. P-층(15)(베이스 영역)과 N+층(16)(에미터 영역)은 공통 접속되고, 또한 접지되어 있다. N+층(14)은 콜렉터 전극 취출용의 확산층이며, 이 N+층(14)에 패드(5)가 배선을 통해서 접속되어 있다.
또한，섬 영역(12)의 왼쪽 옆의 섬 영역(17)에는, 내부 회로(50)를 형성하고, 그 일부인 제3 NPN형 바이폴라 트랜지스터(18)가 형성되어 있다. 섬 영역(17)은, 분리 영역(6, 7)에 의해 둘러싸여져 있다. 제3 NPN형 바이폴라 트랜지스터(18)의 구조는, 제1 NPN형 바이폴라 트랜지스터(3)의 구조와 마찬가지이며, 반도체 기판(10)과 에피택셜 반도체층(11) 사이에 N+형의 매립층(19)이 형성되어 있고,에피택셜 반도체층(11)의 표면에 N+층(20), P-층(21)이 형성되고, P-층(21) 내에는 N+층(22)이 형성되어 있다. 여기서, N-형의 에피택셜 반도체층(11)이 콜렉터 영역으로 되어 있고, P-층(21)이 베이스 영역으로 되어 있고, N+층(22)이 에미터 영역으로 되어 있다. 섬 영역(17)의 또 옆의 섬 영역(섬 영역(12)을 제외함)에는, 내부 회로(50)를 형성하고 있는 다른 소자(트랜지스터, 저항, 다이오드 등을 포함함) 가 형성되어 있고, 그 섬 영역은 폭 WB2를 갖는 분리 영역(7)에 의해 둘러싸여져 있다.
또한，섬 영역(12)의 오른쪽 옆의 섬 영역(23)에는, 내부 회로(50)를 형성하고, 그 일부인 저항 소자(24)가 형성되어 있다. 섬 영역(23)에서도, 반도체 기판(10)과 에피택셜 반도체층(11) 사이에 N+형의 매립층(25)이 형성되어 있다. 저항 소자(24)은 에피택셜 반도체층(11)의 표면에 형성된, 전극 취출용의 P+층(26), 저항 본체를 형성하는 P-층(27)으로 이루어진다. 또한，에피택셜 반도체층(11)의 표면에는 N+층(28)이 형성되고, 이 N+층(28)이 전원선(1)에 접속됨으로써, 섬 영역(23)의 에피택셜 반도체층(11)은 전원 전위 VCC로 바이어스되어 있다. 섬 영역(23)의 또 옆의 섬 영역(섬 영역(12)을 제외함)에는, 내부 회로(50)를 형성하고 있는 다른 소자가 형성되어 있고, 그 섬 영역은 폭 WB2를 갖는 분리 영역(7)에 의해 둘러싸여져 있다.
상기의 구조에서，NPN형의 기생 바이폴라 트랜지스터(30, 31)가 부수적으로 형성된다. 기생 바이폴라 트랜지스터(30)에서，섬 영역(12, 17)을 분리하는 분리 영역(6)이 베이스 영역으로 되고, N+층(20), 섬 영역(17)의 N-형의 에피택셜 반도체층(11)이 콜렉터 영역으로 되고, N+층(14), 섬 영역(12)의 N-형의 에피택셜 반도체층(11)이 에미터 영역으로 되어 있다.
또한, 기생 바이폴라 트랜지스터(31)에서，섬 영역(12, 23)을 분리하는 분리 영역(6)이 베이스 영역으로 되고, N+층(28), 섬 영역(23)의 N-형의 에피택셜 반도체층(11)이 콜렉터로 되고, N+층(14), 섬 영역(12)의 N-형의 에피택셜 반도체 층(11)이 에미터 영역으로 되어 있다.
패드(5)에 부극성의 노이즈 펄스가 인가되면, 제1 NPN형 바이폴라 트랜지스터(3)가 온하여, 노이즈 펄스에 수반되는 전류를 접지선(2)으로 빠져나가게 한다. 그러나, 이 때 기생 바이폴라 트랜지스터(30, 31)도 노이즈 펄스에 의해 온하면, 그것에 수반되는 서지 전류에 의해 정전 파괴 강도가 저하되게 된다. 또한, 기생 바이폴라 트랜지스터(30, 31)에 흐르는 서지 전류에 의해, 내부 회로(50)의 다른 기생 바이폴라 트랜지스터에 의해 형성되는 기생 사이리스터(40)가 온하여 래치 업이 생겨, 내부 회로(50)의 오동작이 생길 우려도 있다(도 1 참조).
여기서, 래치 업의 메카니즘을 설명하면 이하와 같다. 기생 사이리스터(40)는, 예를 들면 PNP형 바이폴라 트랜지스터(41)와 NPN형 바이폴라 트랜지스터(42)로 형성된다. 기생 바이폴라 트랜지스터(30, 31)에 흐르는 서지 전류에 의해, PNP형 바이폴라 트랜지스터(41)가 온하면, 그 콜렉터·에미터간의 전류에 의해 NPN형 바이폴라 트랜지스터(42)의 베이스 전위가 상승하여, NPN형 바이폴라 트랜지스터(42)가 온한다. NPN형 바이폴라 트랜지스터(42)가 온하면, 그 콜렉터·에미터간의 전류에 의해, PNP형 바이폴라 트랜지스터(41)의 베이스 전위가 더 저하되어, PNP형 바이폴라 트랜지스터(41)의 콜렉터·에미터간의 전류가 증가한다. 그리하여, 기생 사이리스터(40)에서, 정귀환이 생겨, 전원선(1)과 접지선(2) 사이에 정상적으로 전류가 흐르게 된다.
따라서, 본 발명에 따르면, 분리 영역(6)의 폭 WB1은, 통상의 분리 영역(7)의 폭 WB2보다 넓게 형성되어 있으므로, 기생 바이폴라 트랜지스터(30, 31)의 전류 증폭율이 낮게 억제된다. 이에 의해, 정전 파괴 강도, 래치 업 강도 등을 향상시키는 효과를 얻을 수 있다. 그와 같은 효과를 충분히 발휘시키기 위해서, 분리 영역(6)의 폭 WB1은, 분리 영역(7)의 폭 WB2(통상은, 그 반도체 집적 회로의 최소의 디자인 룰로 설계됨)보다 2배 이상 넓은 것이 바람직하다. 또한, 분리 영역(6)의 폭 WB1은 3㎛ 이상인 것이 바람직하다.
또한, 분리 영역(6)은 메탈 배선을 통해서 접지하는 것이 바람직하다. 이에 의해, 기생 바이폴라 트랜지스터(30, 31)의 베이스 전위가 낮게 억제됨과 함께, 베이스 전류를 저저항의 메탈 배선을 통해서 접지에 신속하게 흡출할 수 있으므로, 기생 바이폴라 트랜지스터(30, 31)가 온하기 어려워져, 정전 파괴 강도, 래치 업 강도 등을 더욱 향상시킬 수 있다.
또한, 정전 파괴 보호 셀 EC1은, 제1 및 제2 NPN형의 바이폴라 트랜지스터(3, 4)와, 분리 영역(6)을 일체화하여, 1개의 셀을 형성하는 것이 바람직하다. 이 경우, 이 정전 파괴 보호 셀 EC1은, 복수개, 복수의 패드(5)의 각각에 대응시켜 배치되는 것이 바람직하다. 정전 파괴 보호 셀 EC1을 사용하면, 일정한 정전 파괴 강도, 래치 업 강도 등이 얻어진다. 즉, 패드(5)마다의 정전 파괴 강도, 래치 업 강도 등의 변동을 없애, 반도체 집적 회로로서 일정한 품질을 보증할 수 있다.
[제2 실시 형태]
다음으로, 본 발명의 제2 실시 형태에 따른 반도체 집적 회로에 대해서 설명한다. 도 4는 반도체 집적 회로의 1개의 정전 파괴 보호 셀 주변의 회로도이고, 도 5는 정전 파괴 보호 셀 주변의 단면도이다. 본 실시 형태에서는, 정전 파괴 보 호 셀 EC2는, 전원 전위 VCC를 공급하는 전원선(1)과 접지 전위 GND를 공급하는 접지선(2) 사이에 직렬로 접속된, 제1 다이오드(51) 및 제2 다이오드(52)를 구비한다. 제1 다이오드(51) 및 제2 다이오드(52)의 접속점에 패드(5)가 접속되어 있다. 통상의 상태에서, 제1 다이오드(51) 및 제2 다이오드(52)는 오프하고 있지만, 패드(5)에 부극성의 노이즈 펄스가 인가되면, 제1 다이오드(51)가 온하고, 패드(5)에 정극성의 노이즈 펄스가 인가되면, 제2 다이오드(52)가 온하여, 노이즈 펄스에 수반되는 전류를 전원선(1) 또는 접지선(2)에 흘려, 내부 회로(50)를 정전 파괴로부터 보호한다.
도 5의 단면도에서는, 제1 다이오드(51)만을 도시하고 있지만, 제2 다이오드(52)에 대해서도 마찬가지로 형성할 수 있다. 섬 영역(12)의 N-형 에피택셜 반도체층(11)이 제1 다이오드의 캐소드(음극)로 되어 있고, 패드(5)에 접속된 N+층이 캐소드 전극 취출용의 확산층으로 되어 있다. 또한，N-형 에피택셜 반도체층(11)의 표면에 형성된 P+층(29)이 제1 다이오드의 애노드(양극)로 된다. 그 밖의 구성은, 제1 실시 형태와 동일하며, 마찬가지의 작용 효과를 얻을 수 있다.
[제3 실시 형태]
다음으로, 본 발명의 제3 실시 형태에 따른 반도체 집적 회로에 대해서 설명한다. 도 6은 반도체 집적 회로의 1개의 정전 파괴 보호 셀 주변의 회로도이다. 본 실시 형태에서는, 정전 파괴 보호 셀 EC3은, 전원 전위 VCC를 공급하는 전원선(1)과 접지 전위 GND를 공급하는 접지선(2) 사이에 직렬로 접속된, 제1 MOS 트랜지스터(61) 및 제2 MOS 트랜지스터(62)를 구비한다. 제1 MOS 트랜지스터(61) 및 제2 MOS 트랜지스터(62)의 접속점에 패드(5)가 접속되어 있다. 제1 MOS 트랜지스터(61)는 N채널형이며, 소스와 게이트가 공통 접속되고, 그들은 접지선(2)에 접속되어 있다. 제2 MOS 트랜지스터(62)는 P채널형이며, 소스와 게이트가 공통 접속되고, 그들은 전원선(1)에 접속되어 있다.
통상에 상태에서는, 제1 MOS 트랜지스터(61), 제2 MOS 트랜지스터(62)는 오프하고 있지만, 패드(5)에 노이즈 펄스가 인가되면, 제1 MOS 트랜지스터(61) 또는 제2 MOS 트랜지스터(62)가 온하여, 노이즈 펄스에 수반되는 전류를 전원선(1) 또는 접지선(2)에 흘려, 내부 회로(50)를 정전 파괴로부터 보호한다. 그 밖의 구성은, 제1 실시 형태와 동일하며, 마찬가지의 작용 효과를 얻을 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되지 않고 그 요지를 일탈하지 않는 범위에서 변경이 가능한 것은 물론이다. 예를 들면, 분리 영역(6, 7)은, 제1 실시 형태에서 설명한 상하 분리 구조에 한하지 않고, P+형의 반도체층이 에피택셜 반도체층(11)의 표면으로부터 반도체 기판(10)에 도달하고 있는 것이면 된다. 또한, 정전 파괴 보호 소자, 내부 회로(50)를 형성하는 소자는, NPN형의 바이폴라 트랜지스터에 한하지 않고, PNP형의 바이폴라 트랜지스터나 그 밖의 소자가 포함된다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 집적 회로의 정전 파괴 보호 셀 및 그 주변의 회로도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로의 정전 파괴 보호 셀 및 그 주변의 패턴 레이아웃도(평면도).
도 3은 도 2의 X-X선을 따라 취한 단면도.
도 4는 본 발명의 제2 실시 형태에 따른 반도체 집적 회로의 정전 파괴 보호 셀 및 그 주변의 회로도.
도 5는 본 발명의 제2 실시 형태에 따른 반도체 집적 회로의 정전 파괴 보호 셀 및 그 주변의 단면도.
도 6은 본 발명의 제3 실시 형태에 따른 반도체 집적 회로의 정전 파괴 보호 셀 및 그 주변의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 전원선
2 : 접지선
3 : 제1 NPN형 바이폴라 트랜지스터
4 : 제2 NPN형 바이폴라 트랜지스터
5 : 패드
6, 7 : 분리 영역
10 : 반도체 기판
11 : 에피택셜 반도체층
12, 17, 23 : 섬 영역
13, 19, 25 : 매립층
14, 16, 20, 22, 28 : N+층
15, 21, 27 : P-층
18 : 제3 NPN형 바이폴라 트랜지스터
24 : 저항 소자
26, 29 : P+층
30, 31 : 기생 바이폴라 트랜지스터
40 : 기생 사이리스터
51 : 제1 다이오드
52 : 제2 다이오드
61 : 제1 MOS 트랜지스터
62 : 제2 MOS 트랜지스터
EC1, EC2, EC3 : 정전 파괴 보호 셀

Claims (6)

  1. 복수의 소자로 형성된 내부 회로와, 상기 내부 회로에 접속되며, 외부로부터 입력 신호가 인가되거나, 또는 상기 내부 회로로부터의 출력 신호가 인가되는 패드와, 상기 패드에 접속되며, 상기 내부 회로를 정전 파괴로부터 보호하기 위한 정전 파괴 보호 소자와, 상기 정전 파괴 보호 소자를 둘러싸서 형성된, 반도체층으로 이루어지는 제1 분리 영역과, 상기 내부 회로를 형성하는 복수의 소자를 서로 분리 하는, 반도체층으로 이루어지는 제2 분리 영역을 구비하고,
    상기 제1 분리 영역의 폭은, 상기 제2 분리 영역의 폭보다 넓은 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 제1 분리 영역은 상기 정전 파괴 보호 소자의 상하 좌우를 둘러싸서 형성된 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 분리 영역의 폭은, 상기 제2 분리 영역의 폭의 2배 이상 넓은 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 분리 영역은 메탈 배선을 통해서 접지되어 있는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항 또는 제2항에 있어서,
    상기 정전 파괴 보호 소자와 상기 제1 분리 영역을 일체화하여 1개의 정전 파괴 보호 셀을 형성하고，이 정전 파괴 보호 셀을 복수개 구비하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제1항 또는 제2항에 있어서,
    상기 정전 파괴 보호 소자는, 바이폴라 트랜지스터, 다이오드 또는 MOS 트랜지스터 중 어느 하나에 의해 형성된 것을 특징으로 하는 반도체 집적 회로.
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