JP2003264238A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003264238A JP2003264238A JP2002065487A JP2002065487A JP2003264238A JP 2003264238 A JP2003264238 A JP 2003264238A JP 2002065487 A JP2002065487 A JP 2002065487A JP 2002065487 A JP2002065487 A JP 2002065487A JP 2003264238 A JP2003264238 A JP 2003264238A
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- Japan
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- emitter
- semiconductor device
- bipolar transistor
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Abstract
(57)【要約】
【課題】 バイポーラ型トランジスタから成る半導体装
置における静電破壊耐性の向上を図る。 【解決手段】 本発明の半導体装置は、ベース−エミッ
タ（Ｂ−Ｅ）間をショートさせて成るバイポーラトラン
ジスタ構造を有する静電破壊素子であって、コレクタ領
域２、ベース領域３及びエミッタ領域４がそれぞれ素子
分離された領域に形成され、当該ベース領域３とエミッ
タ領域４とを分断するように前記コレクタ領域２が形成
され、前記エミッタ領域４が、ベース領域がオフとなっ
たトランジスタとして、また前記ベース領域３がダイオ
ードとして機能することを特徴とするものである。
置における静電破壊耐性の向上を図る。 【解決手段】 本発明の半導体装置は、ベース−エミッ
タ（Ｂ−Ｅ）間をショートさせて成るバイポーラトラン
ジスタ構造を有する静電破壊素子であって、コレクタ領
域２、ベース領域３及びエミッタ領域４がそれぞれ素子
分離された領域に形成され、当該ベース領域３とエミッ
タ領域４とを分断するように前記コレクタ領域２が形成
され、前記エミッタ領域４が、ベース領域がオフとなっ
たトランジスタとして、また前記ベース領域３がダイオ
ードとして機能することを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、更に言えば静電破壊耐性を向上させる技術に関する
ものである。
し、更に言えば静電破壊耐性を向上させる技術に関する
ものである。
【０００２】
【従来の技術】以下、従来の半導体装置について図面を
参照しながら説明する。
参照しながら説明する。
【０００３】現在、多くの機種の静電破壊対策素子とし
て、ベース−エミッタ間（以下、Ｂ−Ｅ）ショートのｎ
ｐｎ型バイポーラトランジスタが使用されている。
て、ベース−エミッタ間（以下、Ｂ−Ｅ）ショートのｎ
ｐｎ型バイポーラトランジスタが使用されている。
【０００４】図３は、上記ｎｐｎ型バイポーラトランジ
スタを用いた従来の静電破壊対策素子構造を示してい
る。
スタを用いた従来の静電破壊対策素子構造を示してい
る。
【０００５】図３において、１０はコレクタ（Ｃ）領域
１１、ベース（Ｂ）領域１２、エミッタ（Ｅ）領域１３
を有するｎｐｎ型バイポーラトランジスタで、ベース−
エミッタ（Ｂ−Ｅ）間を相互配線することでショートさ
せている。尚、コレクタ領域１１、ベース領域１２及び
エミッタ領域１３内の点線で囲まれた領域は、コンタク
ト部である。
１１、ベース（Ｂ）領域１２、エミッタ（Ｅ）領域１３
を有するｎｐｎ型バイポーラトランジスタで、ベース−
エミッタ（Ｂ−Ｅ）間を相互配線することでショートさ
せている。尚、コレクタ領域１１、ベース領域１２及び
エミッタ領域１３内の点線で囲まれた領域は、コンタク
ト部である。
【０００６】
【発明が解決しようとする課題】ここで、図４（ａ）
は、図３に示す上記ｎｐｎ型バイポーラトランジスタ１
０の等価回路図であり、図４（ｂ）はＩＣ内部に構成さ
れるｎｐｎ型バイポーラトランジスタ２０の等価回路図
である。
は、図３に示す上記ｎｐｎ型バイポーラトランジスタ１
０の等価回路図であり、図４（ｂ）はＩＣ内部に構成さ
れるｎｐｎ型バイポーラトランジスタ２０の等価回路図
である。
【０００７】そして、図４（ｂ）に示すようにＩＣ内部
に構成される上記ｎｐｎ型バイポーラトランジスタ２０
は（内部の各素子と相互接続されることで）ベース
（Ｂ）にインピーダンスを持っており、このため、ＩＣ
内部の素子（ｎｐｎ型バイポーラトランジスタ２０）よ
りも図３に示す静電破壊対策素子（ｎｐｎ型バイポーラ
トランジスタ１０）の方が、耐圧が高くなってしまう。
そのため、静電破壊対策素子としての効果が低かった。
に構成される上記ｎｐｎ型バイポーラトランジスタ２０
は（内部の各素子と相互接続されることで）ベース
（Ｂ）にインピーダンスを持っており、このため、ＩＣ
内部の素子（ｎｐｎ型バイポーラトランジスタ２０）よ
りも図３に示す静電破壊対策素子（ｎｐｎ型バイポーラ
トランジスタ１０）の方が、耐圧が高くなってしまう。
そのため、静電破壊対策素子としての効果が低かった。
【０００８】尚、図４（ｃ）に示す静電破壊対策素子
（ｎｐｎ型バイポーラトランジスタ３０）は、いわゆる
ベースがオープンになったトランジスタ構造のものであ
り、前述したＩＣ内部素子（ｎｐｎ型バイポーラトラン
ジスタ２０）よりも早くブレークダウンする（耐圧が低
い）ため、静電破壊対策効果を図る上で有利な構造であ
る。しかし、この構造は、コレクタ領域に正の電圧が印
加された場合には、上述したように静電破壊対策効果が
ある（順方向特性に有効）が、コレクタ領域に負の電圧
が印加された場合には、静電破壊対策効果が期待できな
い（逆方向特性に向かない）。
（ｎｐｎ型バイポーラトランジスタ３０）は、いわゆる
ベースがオープンになったトランジスタ構造のものであ
り、前述したＩＣ内部素子（ｎｐｎ型バイポーラトラン
ジスタ２０）よりも早くブレークダウンする（耐圧が低
い）ため、静電破壊対策効果を図る上で有利な構造であ
る。しかし、この構造は、コレクタ領域に正の電圧が印
加された場合には、上述したように静電破壊対策効果が
ある（順方向特性に有効）が、コレクタ領域に負の電圧
が印加された場合には、静電破壊対策効果が期待できな
い（逆方向特性に向かない）。
【０００９】
【課題を解決するための手段】そこで、上記課題に鑑み
本発明の半導体装置は、ベース−エミッタ間をショート
させて成るバイポーラトランジスタ構造を有するもので
あって、半導体基板上にベース領域、エミッタ領域及び
コレクタ領域がそれぞれ素子分離され、前記コレクタ領
域が前記ベース領域と前記エミッタ領域を分断するよう
に当該ベース−エミッタ間に配置されて成る静電破壊素
子であることを特徴とするものである。
本発明の半導体装置は、ベース−エミッタ間をショート
させて成るバイポーラトランジスタ構造を有するもので
あって、半導体基板上にベース領域、エミッタ領域及び
コレクタ領域がそれぞれ素子分離され、前記コレクタ領
域が前記ベース領域と前記エミッタ領域を分断するよう
に当該ベース−エミッタ間に配置されて成る静電破壊素
子であることを特徴とするものである。
【００１０】また、前記コレクタ領域に正の電圧が印加
された場合には、ベース領域がオープンとなったトラン
ジスタ動作を行うことを特徴とするものである。
された場合には、ベース領域がオープンとなったトラン
ジスタ動作を行うことを特徴とするものである。
【００１１】更に、前記コレクタ領域に負の電圧が印加
された場合には、前記ベース領域がダイオードとして機
能することを特徴とするものである。
された場合には、前記ベース領域がダイオードとして機
能することを特徴とするものである。
【００１２】
【発明の実施の形態】以下、本発明の半導体装置に係る
一実施形態について図面を参照しながら説明する。
一実施形態について図面を参照しながら説明する。
【００１３】図１において、１は半導体基板上にコレク
タ（Ｃ）領域２、ベース（Ｂ）領域３、エミッタ（Ｅ）
領域４を有するｎｐｎ型バイポーラトランジスタで、前
記コレクタ領域２、ベース領域３、エミッタ領域４がそ
れぞれ素子分離され、コレクタ領域２で離間させた状態
でベース−エミッタ（Ｂ−Ｅ）間を相互配線することで
ショートさせている。尚、コレクタ領域２、ベース領域
３及びエミッタ領域４内の点線で囲まれた領域は、コン
タクト部である。
タ（Ｃ）領域２、ベース（Ｂ）領域３、エミッタ（Ｅ）
領域４を有するｎｐｎ型バイポーラトランジスタで、前
記コレクタ領域２、ベース領域３、エミッタ領域４がそ
れぞれ素子分離され、コレクタ領域２で離間させた状態
でベース−エミッタ（Ｂ−Ｅ）間を相互配線することで
ショートさせている。尚、コレクタ領域２、ベース領域
３及びエミッタ領域４内の点線で囲まれた領域は、コン
タクト部である。
【００１４】図２（ａ），（ｂ）は共に、上記ｎｐｎ型
バイポーラトランジスタ１の等価回路図であり、図２
（ａ）はコレクタ領域２に正の電圧が印加された際の静
電破壊対策素子（ｎｐｎ型バイポーラトランジスタ１）
の動作状態を示す等価回路図で、図２（ｂ）はコレクタ
領域２に負の電圧が印加された際の静電破壊対策素子
（ｎｐｎ型バイポーラトランジスタ１）の動作状態を示
す等価回路図である。
バイポーラトランジスタ１の等価回路図であり、図２
（ａ）はコレクタ領域２に正の電圧が印加された際の静
電破壊対策素子（ｎｐｎ型バイポーラトランジスタ１）
の動作状態を示す等価回路図で、図２（ｂ）はコレクタ
領域２に負の電圧が印加された際の静電破壊対策素子
（ｎｐｎ型バイポーラトランジスタ１）の動作状態を示
す等価回路図である。
【００１５】即ち、図２（ａ）に示すようにコレクタ領
域に正の電圧が印加された場合、矢印ａで示すようにベ
ース（Ｂ）オープンのバイポーラトランジスタＴｒ１が
動作する。これは、従来の説明で用いた図４（ｂ）に示
すようにＩＣ内部素子（ｎｐｎ型バイポーラトランジス
タ２０）よりも早くブレークダウンする（耐圧が低い）
ため、従来素子（ｎｐｎ型バイポーラトランジスタ１
０）より静電破壊対策効果がある（順方向特性が改善さ
れる）。
域に正の電圧が印加された場合、矢印ａで示すようにベ
ース（Ｂ）オープンのバイポーラトランジスタＴｒ１が
動作する。これは、従来の説明で用いた図４（ｂ）に示
すようにＩＣ内部素子（ｎｐｎ型バイポーラトランジス
タ２０）よりも早くブレークダウンする（耐圧が低い）
ため、従来素子（ｎｐｎ型バイポーラトランジスタ１
０）より静電破壊対策効果がある（順方向特性が改善さ
れる）。
【００１６】また、図２（ｂ）に示すようにコレクタ領
域に負の電圧が印加された場合、矢印ｂで示すようにベ
ース−コレクタ（Ｂ−Ｃ）間の順方向ダイオードＤｉ１
が動作する。この場合には、従来の静電破壊対策素子
（ｎｐｎ型バイポーラトランジスタ１０）よりも、ベー
ス抵抗Ｒが低いため、より静電破壊対策効果がある（逆
方向特性が改善される）。
域に負の電圧が印加された場合、矢印ｂで示すようにベ
ース−コレクタ（Ｂ−Ｃ）間の順方向ダイオードＤｉ１
が動作する。この場合には、従来の静電破壊対策素子
（ｎｐｎ型バイポーラトランジスタ１０）よりも、ベー
ス抵抗Ｒが低いため、より静電破壊対策効果がある（逆
方向特性が改善される）。
【００１７】以上説明したように、本発明の静電破壊対
策素子では、順方向特性、逆方向特性ともに静電破壊耐
性を改善させることができる。
策素子では、順方向特性、逆方向特性ともに静電破壊耐
性を改善させることができる。
【００１８】
【発明の効果】本発明によれば、ベース−エミッタ間を
ショートさせて成る静電破壊対策素子（バイポーラトラ
ンジスタ）構造において、半導体基板上に各々が素子分
離されたベース領域、エミッタ領域及びコレクタ領域を
構成し、前記コレクタ領域が前記ベース領域と前記エミ
ッタ領域を分断するように当該ベース−エミッタ間に配
置されて成る構成としたことで、従来構成よりも静電破
壊耐性を向上させることができる。
ショートさせて成る静電破壊対策素子（バイポーラトラ
ンジスタ）構造において、半導体基板上に各々が素子分
離されたベース領域、エミッタ領域及びコレクタ領域を
構成し、前記コレクタ領域が前記ベース領域と前記エミ
ッタ領域を分断するように当該ベース−エミッタ間に配
置されて成る構成としたことで、従来構成よりも静電破
壊耐性を向上させることができる。
【図１】本発明の一実施形態の半導体装置を示すレイア
ウト図である。
ウト図である。
【図２】本発明の一実施形態の半導体装置を示す等価回
路図である。
路図である。
【図３】従来の半導体装置を示すレイアウト図である。
【図４】従来の半導体装置を示す等価回路図である。
１ 静電破壊対策素子
２ コレクタ
３ ベース（ダイオードＤｉ１）
４ エミッタ（トランジスタＴｒ１）
Claims (3)
- 【請求項１】 ベース−エミッタ間をショートさせて成
るバイポーラトランジスタ構造を有する半導体装置であ
って、 半導体基板上にベース領域、エミッタ領域及びコレクタ
領域がそれぞれ素子分離され、前記コレクタ領域が前記
ベース領域と前記エミッタ領域を分断するように当該ベ
ース−エミッタ間に配置されて成る静電破壊素子である
ことを特徴とする半導体装置。 - 【請求項２】 前記コレクタ領域に正の電圧が印加され
た場合には、ベース領域がオープンとなったトランジス
タ動作を行うことを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記コレクタ領域に負の電圧が印加され
た場合には、前記ベース領域がダイオードとして機能す
ることを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002065487A JP2003264238A (ja) | 2002-03-11 | 2002-03-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002065487A JP2003264238A (ja) | 2002-03-11 | 2002-03-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003264238A true JP2003264238A (ja) | 2003-09-19 |
Family
ID=29197770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002065487A Pending JP2003264238A (ja) | 2002-03-11 | 2002-03-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003264238A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1990835A2 (en) | 2007-05-10 | 2008-11-12 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit |
| CN108511435A (zh) * | 2017-02-24 | 2018-09-07 | 恩智浦有限公司 | 静电放电（esd）保护装置和操作esd保护装置的方法 |
-
2002
- 2002-03-11 JP JP2002065487A patent/JP2003264238A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1990835A2 (en) | 2007-05-10 | 2008-11-12 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit |
| US7768100B2 (en) | 2007-05-10 | 2010-08-03 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit |
| CN108511435A (zh) * | 2017-02-24 | 2018-09-07 | 恩智浦有限公司 | 静电放电（esd）保护装置和操作esd保护装置的方法 |
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