JP2008282948A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】静電破壊保護セルEC1において、第1のNPN型バイポーラトランジスタ3及び第2のNPN型バイポーラトランジスタ4(静電破壊保護素子の一例)は、P+型の半導体層からなる分離領域6によって囲まれており、他の素子から電気的に分離されている。この分離領域6の幅WB1は、内部回路50を形成している素子を互いに分離する分離領域7の幅WB2より広く形成されている。これにより、静電破壊強度、ラッチアップ強度等を向上させる効果を得ることができる。そのような効果を十分に発揮させるために、分離領域6の幅WB1は、分離領域7の幅WB2(通常は、その半導体集積回路の最小のデザインルールで設計される)より2倍以上広いことが好ましい。
【選択図】図2
Description
本発明の第1の実施形態による半導体集積回路について説明する。図1は、半導体集積回路の1つの静電破壊保護セル周辺の回路図であり、図2は静電破壊保護セル周辺の概略のパターンレイアウト図(平面図)、図3は図2のX−X線に沿った断面図である。
寄生バイポーラトランジスタ30、31のベース電位が低く抑えられると共に、ベース電流を低抵抗のメタル配線を介して接地に速やかに吸い出すことができるので、寄生バイポーラトランジスタ30,31がオンしにくくなり、静電破壊強度、ラッチアップ強度等を更に向上させることができる。
次に、本発明の第2の実施形態による半導体集積回路について説明する。図4は、半導体集積回路の1つの静電破壊保護セル周辺の回路図であり、図5は静電破壊保護セル周辺の断面図である。本実施形態においては、静電破壊保護セルEC2は、電源電位VCCを供給する電源線1と接地電位GNDを供給する接地線2の間に直列に接続された、第1のダイオード51及び第2のダイオード52を備える。第1のダイオード51及び第2のダイオード52の接続点にパッド5が接続されている。通常の状態において、第1のダイオード51及び第2のダイオード52はオフしているが、パッド5に負極性のノイズパルスが印加されると、第1のダイオード51がオンし、パッド5に正極性のノイズパルスが印加されると、第2のダイオード52がオンして、ノイズパルスに伴う電流を電源線1又は接地線2に流して、内部回路50を静電破壊から保護する。
次に、本発明の第3の実施形態による半導体集積回路について説明する。図6は、半導体集積回路の1つの静電破壊保護セル周辺の回路図である。本実施形態においては、静電破壊保護セルEC3は、電源電位VCCを供給する電源線1と接地電位GNDを供給する接地線2の間に直列に接続された、第1のMOSトランジスタ61及び第2のMOSトランジスタ62を備える。第1のMOSトランジスタ61及び第2のMOSトランジスタ62の接続点にパッド5が接続されている。第1のMOSトランジスタ61はNチャネル型であり、ソースとゲートが共通接続され、それらは接地線2に接続されている。第2のMOSトランジスタ62はPチャネル型であり、ソースとゲートが共通接続され、それらは電源線1に接続されている。
3 第1のNPN型バイポーラトランジスタ
4 第2のNPN型バイポーラトランジスタ
5 パッド 6,7 分離領域 10 半導体基板
11 エピタキシャル半導体層 12,17,23 島領域
13,19,25 埋め込み層 14,16,20,22,28 N+層
15,21,27 P−層 18 第3のNPN型バイポーラトランジスタ
24 抵抗素子 26,29 P+層
30,31 寄生バイポーラトランジスタ 40 寄生サイリスタ
51 第1のダイオード 52 第2のダイオード
61 第1のMOSトランジスタ 62 第2のMOSトランジスタ
EC1,EC2,EC3 静電破壊保護セル
Claims (6)
- 複数の素子で形成された内部回路と、前記内部回路に接続され、外部から入力信号が印加され、又は前記内部回路からの出力信号が印加される複数のパッドと、前記パッドに接続され、前記内部回路を静電破壊から保護するための静電破壊保護素子と、前記静電破壊保護素子を囲んで形成された、半導体層からなる第1の分離領域と、前記内部回路を形成する複数の素子を互いに分離する、半導体層からなる第2の分離領域と、を備え、
前記第1の分離領域の幅は、前記第2の分離領域の幅より広いことを特徴とする半導体集積回路。 - 前記第1の分離領域は前記静電破壊保護素子の上下左右を囲んで形成されたことを特徴とする請求項1に記載の半導体集積回路。
- 前記第1の分離領域の幅は、前記第2の分離領域の幅の2倍以上広いことを特徴とする請求項1又は請求項2に記載の半導体集積回路。
- 前記第1の分離領域はメタル配線を介して接地されていることを特徴とする請求項1、2、3のいずれかに記載の半導体集積回路。
- 前記静電破壊保護素子と前記第1の分離領域とを一体化して1つの静電破壊保護セルを形成し、この静電破壊保護セルを複数個備えることを特徴とする請求項1、2、3、4のいずれかに記載の半導体集積回路。
- 前記静電破壊保護素子は、バイポーラトランジスタ、ダイオード又はMOSトランジスタのいずれかによって形成されたことを特徴とする請求項1、2、3、4、5のいずれかに記載の半導体集積回路。
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