JP2006013093A - 半導体集積回路装置 - Google Patents

Abstract

【課題】出力端子に負電圧が印加されたときの誤動作を防止し、ＥＳＤ等のサージからも保護する半導体集積回路装置を提供する。
【解決手段】上アーム側のスイッチング素子Ｑ２，Ｑ４，Ｑ６の素子領域２，４，６と小信号部８との間に寄生対策用のダミーアイランド１３を配置して、ダミーアイランド１３内に形成された高濃度Ｎ型拡散層１０と、素子領域２，４，６内に形成された高濃度Ｎ型拡散層９とを電源端子に接続する。さらに、Ｐ型分離拡散層３０と高濃度Ｎ型拡散層１０との離間距離（第１の距離１１）をＰ型分離拡散層３０と高濃度Ｎ型拡散層９との離間距離（第２の距離１２）に比べて短くする。これにより、ダミーアイランド１３のブレイクダウン電圧を上アーム側のスイッチング素子２，４，６の耐圧より低くして、スイッチング素子Ｑ２，Ｑ４，Ｑ６を電源サージから保護する。
【選択図】図１

Description

本発明は、半導体集積回路に係り、特にモータ駆動回路等の誘導負荷を駆動する駆動回路を集積化した半導体集積回路装置に関するものである。

従来の半導体集積回路装置において、モータ等のコイル負荷を駆動する場合に、モータ通電切替時などコイル負荷に流れる電流を急速に遮断させたとき、モータ出力端子に接地電位以下の電圧が発生することが知られている。

そして、ＰＮ接合分離技術を用いて製造された半導体集積回路装置の外部端子に、このような異常電圧が印加されると、半導体集積回路装置内の寄生トランジスタが動作して、誤動作が起きることが知られている。具体的には下アーム側のスイッチング素子の素子領域（下アーム側のスイッチング素子のドレイン）をエミッタとし、分離拡散層をベースとし、制御回路である小信号部をコレクタとした寄生トランジスタが動作し、誤動作を引き起こす。

そこで、特許文献１には、寄生トランジスタのエミッタを構成するパワー素子と、寄生トランジスタのコレクタを構成する小信号部を配置する際に、コレクタを電源に接続したパワー素子を介して配置し、またスイッチング素子とこのスイッチング素子を制御する小信号部との間にＮ型の拡散層を設け、Ｎ型の拡散層を電源に接続することでチップサイズを大きくすることなく、出力端子に負電圧が印加されたときの回路誤動作を防止する技術が記載されている。

ここで、図４〜図６は従来の半導体集積回路装置を示す図であり、図４〜図６を用いて従来例を説明する。図４は従来の半導体集積回路装置の半導体チップを示す平面図である。図５はモータコイルとスイッチング素子の結線及びダミーアイランドのダイオード、ＥＳＤ（静電気放電：Electro Static Discharge）保護素子を示す回路図である。図６は従来例の図４におけるＢ−Ｂ’間の断面図である。

図５に示すように、モータコイル１４は上アーム側のスイッチング素子Ｑ２，Ｑ４，Ｑ６のソースと下アーム側のスイッチング素子Ｑ３，Ｑ５，Ｑ７のドレインとが結線され、上アーム側のスイッチング素子Ｑ２，Ｑ４，Ｑ６のドレインは電源端子に接続され、下アーム側のスイッチング素子Ｑ３，Ｑ５，Ｑ７のソースは接地されている。また、上アーム側のスイッチング素子Ｑ２，Ｑ４，Ｑ６のドレインには、寄生トランジスタの誤動作を抑制するためのダミーアイランド１３に相当するダイオードＱ１３のカソードが接続され、ダイオードＱ１３のアノードは接地されている。

電源端子のＥＳＤ保護をするＮＰＮ保護トランジスタＱ１９は、コレクタを上アーム側のスイッチング素子Ｑ２，Ｑ４，Ｑ６のドレインに接続し、エミッタを接地すると共に、ベースが抵抗２０を介して接地されている。

次に、図４に示す半導体チップの平面図を参照しながらレイアウトについて説明する。下アーム側のスイッチング素子Ｑ３，Ｑ５，Ｑ７と小信号部８は上アーム側のスイッチング素子Ｑ２，Ｑ４，Ｑ６を間に挟んで、半導体チップ１に配置される。また、寄生トランジスタの誤動作をさらに抑制するために、Ｐ型分離拡散層で囲まれＰＮ接合分離されたダミーアイランド１３内に高濃度Ｎ型拡散層１０を配置している。さらに、電源端子に接続されるＥＳＤ保護素子１８も配置されている。

図６に示す図４におけるＢ−Ｂ’間の断面図について説明する。下アーム側のスイッチング素子Ｑ７の素子領域７と小信号部８との間にＰ型分離拡散層３０−５，３０−６で囲まれてＰＮ接合分離されたＮ型不純物による領域（ダミーアイランド１３）を形成しており、そのダミーアイランド１３内には高濃度Ｎ型拡散層１０が形成されており、高濃度Ｎ型拡散層１０は電源端子に接続されている。

この構成によりモータ出力端子に負電圧が印加されたときに発生する寄生トランジスタ１７は、下アーム側のスイッチング素子Ｑ７の素子領域７をエミッタとし、Ｐ型半導体基板１６をベースとし、素子領域７の周辺に存在するＮ型不純物による半導体領域をコレクタとして動作する。この寄生トランジスタ１７は、電源端子に接続されたコレクタとなる上アーム側のスイッチング素子Ｑ６の素子領域６、またはダミーアイランド１３から電流を供給することにより、寄生トランジスタ１７のトランジスタ効果を低減している。ダミーアイランド１３中には高濃度Ｎ型拡散層１０が形成されており、抵抗成分を低下させて寄生効果をより低減させている。
特許第３０４８７９０号公報

しかしながら、このような構成の半導体集積回路装置は、寄生対策のダミーアイランド及びＥＳＤ保護トランジスタを配置するためにチップサイズを大幅に増大させるという欠点があった。

また、図５に示すＥＳＤ保護素子１８であるＮＰＮ保護トランジスタＱ１９のコレクタ−ベース間耐圧は通常、上アーム側のスイッチング素子Ｑ２，Ｑ４，Ｑ６、及び下アーム側のスイッチング素子Ｑ３，Ｑ５，Ｑ７のＥＳＤ破壊耐圧よりも低く、供給される電源電圧よりも高く設計されている。電源電圧が供給されている状態で、電源に高電圧のサージが印加された場合は、ＥＳＤ保護素子１８のＮＰＮ保護トランジスタＱ１９がオンしてサージを吸収する。しかし、ＮＰＮ保護トランジスタＱ１９がオンすると、コレクタ−エミッタ間耐圧が電源電圧より低ければ、大電流がＮＰＮ保護トランジスタＱ１９に流れて、ＮＰＮ保護トランジスタＱ１９を破壊してしまうという問題があった。

本発明は、前記従来技術の課題を解決することに指向するものであり、出力端子に負電圧が印加されたときの誤動作を防止し、ＥＳＤ等のサージからも保護することができる半導体集積回路装置を提供することを目的とする。

この目的を達成するために、本発明に係る半導体集積回路装置は、直列に接続された上アーム側のスイッチング素子と下アーム側のスイッチング素子とを有する出力回路を複数備え、前記複数のスイッチング素子と前記複数のスイッチング素子を制御する小信号部が１つのチップ上に形成された半導体集積回路装置において、前記複数のスイッチング素子と前記小信号部との間に形成されＰ型分離拡散層でＰＮ接合分離されたＮ型不純物によるダミーアイランドと、前記ダミーアイランド内に形成され電源端子と接続された第１の高濃度Ｎ型拡散層と、前記Ｐ型分離拡散層でＰＮ接合分離されＮ型不純物を導入して形成された前記上アーム側のスイッチング素子もしくは下アーム側のスイッチング素子の素子領域と、前記Ｐ型分離拡散層から離間した前記素子領域の内周にリング状に形成された第２の高濃度Ｎ型拡散層とを備え、前記Ｐ型分離拡散層と前記第１の高濃度Ｎ型拡散層との離間距離を、前記Ｐ型分離拡散層と前記第２の高濃度Ｎ型拡散層との離間距離より短くしたことを特徴とする。

また、前記構成に加えて、前記第１の高濃度Ｎ型拡散層の不純物濃度を前記第２の高濃度Ｎ型拡散層の不純物濃度よりも濃くしたことを特徴とする。

この構成によれば、出力端子に負電圧が印加されたときの誤動作の防止を図り、ＥＳＤ保護トランジスタを設けることなくＥＳＤ破壊耐圧を確保して、電源に高電圧のサージが印加されたときのＥＳＤ破壊耐量を向上できる。

以上説明したように、本発明によれば、ＥＳＤ保護トランジスタを設けることなくＥＳＤ破壊耐圧を確保し、電源電圧が供給されている状態で、電源に高電圧のサージが印加されたときのＥＳＤ破壊耐量を向上でき、寄生誤動作の影響を低減できるという効果を奏する。

以下、図面を参照して本発明における実施の形態を詳細に説明する。

図１は本発明の実施の形態における半導体集積回路装置の半導体チップを示す平面図である。また、本実施の形態では、モータ駆動装置が３相ブラシレスモータを駆動する場合を例とする。なお、前記従来例を示す図４〜図６において説明した構成部材に対応して同等の機能を有するものには同一の符号を付す。

図１に示す本実施の形態の半導体チップのレイアウトについて説明する。図１に示すように、半導体チップ１上には、小信号部８、ダミーアイランド１３、上アーム側のスイッチング素子の素子領域２，４，６及び下アーム側のスイッチング素子の素子領域３，５，７がこれらの順に配置されている。ダミーアイランド１３を含むこれらの素子領域は、低濃度のＮ型不純物が導入された半導体層で構成され、それぞれの周囲がＰ型分離拡散層３０で包囲され、それぞれがＰＮ接合分離技術によって電気的に絶縁されるように構成されている。

ダミーアイランド１３はＰ型分離拡散層３０との間でＰＮ接合ダイオードを成す。Ｎ型のダミーアイランド１３の内側には高濃度Ｎ型拡散層（第１の高濃度Ｎ型拡散層）１０が形成されており、この高濃度Ｎ型拡散層１０はＮ型のダミーアイランド１３全体を低抵抗にする目的で設けられており、電源ライン（図示せず）に接続される。この高濃度Ｎ型拡散層１０とＰ型分離拡散層３０との離間距離を第１の距離１１とする。

上アーム側のスイッチング素子の素子領域２，４，６及び下アーム側のスイッチング素子の素子領域３，５，７は、その内側に高濃度Ｎ型拡散層９が形成されており、高濃度Ｎ型拡散層９はＰ型分離拡散層３０から離間した内周にリング状に形成されている。この高濃度Ｎ型拡散層９とＰ型分離拡散層３０との離間距離を第２の距離１２とする。この高濃度Ｎ型拡散層９とＰ型分離拡散層３０との離間距離を小さくすると、スイッチング素子Ｑ２〜Ｑ７のドレインとＰ型分離拡散層３０との間の耐圧（言うなれば基板耐圧）が低下するため、通常は基板耐圧が素子耐圧に影響しないように十分に大きな離間距離（第２の距離１２）が確保されている。

図２は半導体集積回路装置における要部の回路構成を示す等価回路図であり、ダミーアイランド１３とＰ型分離拡散層３０との間で形成されるダイオードＱ１３と、外部負荷であるモータコイル１４と、モータコイル１４を駆動するスイッチング素子Ｑ２〜Ｑ７との結線状態を示している。そして、上アーム側のスイッチング素子Ｑ２，Ｑ４及びＱ６は図１に示す素子領域２，４及び６内にそれぞれ形成され、下アーム側のスイッチング素子Ｑ３，Ｑ５及びＱ７は図１に示す素子領域３，５及び７にそれぞれ形成される。

また、図３は本実施の形態における半導体チップを示す図１のＡ−Ａ’間の断面図であり、図１と図３を参照しながら本実施の形態を説明する。

図３において、３０−１から３０−６は図１におけるＰ型分離拡散層３０に対応し、９−１，９−２は図１における高濃度Ｎ型拡散層９に対応する。ここで、この半導体集積回路装置の構造について詳しく説明する。Ｐ型不純物を導入したＰ型半導体基板１６上の所定箇所にＮ型埋め込み拡散層１５−１，１５−２が選択的に形成されており、さらにその上の全域にＮ型不純物を導入したＮ型エピタキシャル層が形成されており、そしてＮ型エピタキシャル層の所定箇所を包囲するようにＰ型分離拡散層（３０−１から３０−６）が形成されており、これによって各素子領域が区画され電気的な絶縁を保っている。

そして、上アーム側のスイッチング素子Ｑ６は、Ｐ型分離拡散層３０−２及び３０−５で包囲された素子領域６の内側に高濃度Ｎ型拡散層９−１，９−２がリング状の平面形状を有するように、かつＮ型埋め込み拡散層１５−２に達するように深く形成されている。さらにリング状の高濃度Ｎ型拡散層９−１，９−２の内側にはＰ型ボディ拡散層３１が形成されており、Ｐ型不純物が導入されたＰ型ボディ拡散層３１の内部にＮ型不純物が導入されたＮ型ソース拡散層３２が形成され、Ｐ型ボディ拡散層３１の表面上にはゲート電極３３が形成されている。Ｎ型不純物による素子領域６の高濃度Ｎ型拡散層９はスイッチング素子Ｑ６のドレインとなる部位である。この上アーム側のスイッチング素子Ｑ６のデバイス構造はいわゆるＤＭＯＳトランジスタと称されている。なお、下アーム側のスイッチング素子Ｑ７もこの上アーム側のスイッチング素子Ｑ６と同様の構成を有している。

寄生対策用のダミーアイランド１３（ダイオードＱ１３）は、図１に示すようにスイッチング素子Ｑ２〜Ｑ７の素子領域と小信号部８との間を遮るよう帯状に形成されており、かつ高濃度のＮ型不純物による高濃度Ｎ型拡散層１０が基板表面から深く形成されている。なお、このダミーアイランド１３はスイッチング素子Ｑ２〜Ｑ７を包囲するように形成しても良い。

小信号部のＱ８は、スイッチング素子Ｑ２〜Ｑ７を制御するための回路要素であり、図３に示すものが抵抗形成領域の場合もあるし、トランジスタの素子領域の場合もある。

以上の構成により、モータ出力端子に負電圧が印加されたときに発生する寄生トランジスタ１７は、下アーム側のスイッチング素子Ｑ７の素子領域７をエミッタ、Ｐ型半導体基板１６をベースとし、その他の素子領域（素子領域６，ダミーアイランド１３，小信号部８など）をコレクタとして動作する。寄生トランジスタ１７のコレクタとなる上アーム側のスイッチング素子Ｑ６の高濃度Ｎ型拡散層９−１，９−２、またはダミーアイランド１３中の高濃度Ｎ型拡散層１０を経由して電源端子より電圧（または電流）を供給することで、寄生トランジスタ１７のトランジスタ作用を大幅に低減することができる。換言すると、小信号部の回路要素Ｑ８に影響するリーク電流を小さくすることができる。これにより、回路要素Ｑ８が誤動作すること防止することができ、半導体集積回路装置がラッチアップしてしまうことを防止することができる。

また、Ｐ型分離拡散層３０と高濃度Ｎ型拡散層１０との離間距離を第１の距離１１とし、上アーム側のスイッチング素子Ｑ６もしくは下アーム側のスイッチング素子Ｑ７の素子領域６，７内に形成される高濃度Ｎ型拡散層９とＰ型分離拡散層３０との離間距離を第２の距離１２とするとき、第１の距離１１を第２の距離１２より短くしている。具体的には、第１の距離１１を第２の距離１２と同じ距離から１／２までの範囲に設定する。このようにすると、Ｐ型分離拡散層３０の拡散プロファイルの高濃度部分と、高濃度Ｎ型拡散層１０の拡散プロファイルの高濃度部分とのＰＮ接合ではなく、お互いの拡散プロファイルの低濃度部分同士のＰＮ接合によるブレイクダウン電圧でブレイクダウンさせることができ、そのブレイクダウン電圧を電源電圧よりも高く設定することが可能になる。

Ｐ型分離拡散層３０と高濃度Ｎ型拡散層１０との離間距離を小さくすると、ダミーアイランド１３のブレイクダウン電圧を低くすることができる。また、第１の距離１１を第２の距離１２より短くすると、上アーム側のスイッチング素子Ｑ６もしくは下アーム側のスイッチング素子Ｑ７の基板耐圧より低い電圧でダミーアイランド１３をブレイクダウンさせることができるため、半導体集積回路装置の電源端子に電源サージが印加されたとき、スイッチング素子Ｑ６，Ｑ７が破壊する電圧より低い電源電圧でダミーアイランド１３をブレイクダウンさせて、電源端子に印加されるサージ電荷を接地側に逃がして、電源端子のサージ電圧を制限することができ、スイッチング素子Ｑ６，Ｑ７を電源サージから保護することができる。

また、高濃度Ｎ型拡散層１０の不純物濃度を高濃度Ｎ型拡散層９の不純物濃度よりも濃くすることにより、ダミーアイランド１３のブレイクダウン電圧をスイッチング素子Ｑ６，Ｑ７の基板耐圧に比べてさらに低くすることができる。また、高濃度Ｎ型拡散層１０の不純物濃度を濃くすると、ダミーアイランド１３の抵抗成分が小さくなるため、電源端子に印加されたサージ電荷を逃がし易くなり、電源サージに対するサージ耐力をより強化することができる。そして、電源電圧が供給されている状態で、高電圧の電源サージが印加された場合も、大電流を流すことが可能になり、半導体集積回路装置の破壊を防止することができる。

本実施の形態として、モータコイルが直接接続されるモータ駆動の半導体集積回路装置について説明したが、パワーＭＯＳＦＥＴのゲートを駆動する半導体集積回路装置においても同様な効果が得られることは言うまでもない。

本発明に係る半導体集積回路装置は、電源電圧が供給されている状態で、電源端子に高電圧のサージが印加されたときのＥＳＤ破壊耐量を向上でき、寄生誤動作の影響を低減でき、モータ駆動回路等の誘導負荷を駆動する駆動回路の集積化に用いて有用である。

本発明の実施の形態における半導体集積回路装置の半導体チップを示す平面図 本実施の形態におけるモータコイルとスイッチング素子の結線及びダミーアイランドのダイオードを示す回路図 本実施の形態における半導体チップを示す図１のＡ−Ａ’間の断面図 従来の半導体集積回路装置の半導体チップを示す平面図 従来のモータコイルとスイッチング素子の結線及びダミーアイランドのダイオード、ＥＳＤ保護素子を示す回路図 従来例の半導体チップを示す図４のＢ−Ｂ’間の断面図

符号の説明

１ 半導体チップ
２，４，６ 上アーム側スイッチング素子の素子領域
３，５，７ 下アーム側スイッチング素子の素子領域
８ 小信号部
９，１０ 高濃度Ｎ型拡散層
１１ 第１の距離
１２ 第２の距離
１３ ダミーアイランド
１４ モータコイル
１５ Ｎ型埋め込み拡散層
１６ Ｐ型半導体基板
１７ 寄生トランジスタ
１８ ＥＳＤ保護素子
２０ 抵抗
３０ Ｐ型分離拡散層

Claims (2)

1. 直列に接続された上アーム側のスイッチング素子と下アーム側のスイッチング素子とを有する出力回路を複数備え、前記複数のスイッチング素子と前記複数のスイッチング素子を制御する小信号部が１つのチップ上に形成された半導体集積回路装置において、
   前記複数のスイッチング素子と前記小信号部との間に形成されＰ型分離拡散層でＰＮ接合分離されたＮ型不純物によるダミーアイランドと、
   前記ダミーアイランド内に形成され電源端子と接続された第１の高濃度Ｎ型拡散層と、
   前記Ｐ型分離拡散層でＰＮ接合分離されＮ型不純物を導入して形成された前記上アーム側のスイッチング素子もしくは下アーム側のスイッチング素子の素子領域と、
   前記Ｐ型分離拡散層から離間した前記素子領域の内周にリング状に形成された第２の高濃度Ｎ型拡散層とを備え、
   前記Ｐ型分離拡散層と前記第１の高濃度Ｎ型拡散層との離間距離を、前記Ｐ型分離拡散層と前記第２の高濃度Ｎ型拡散層との離間距離より短くしたことを特徴とする半導体集積回路装置。
2. 前記第１の高濃度Ｎ型拡散層の不純物濃度を前記第２の高濃度Ｎ型拡散層の不純物濃度よりも濃くしたことを特徴とする請求項１に記載の半導体集積回路装置。

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