JP2019004079A - 半導体装置および半導体回路装置 - Google Patents
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Abstract
Description
実施の形態にかかる半導体回路装置の構造について説明する。図1は、実施の形態にかかる半導体回路装置を用いた回路構成の一例を示す回路図である。図1に示すように、電源電位Vdの配線ライン(電源ライン)1と、接地電位GNDの配線ライン(以下、接地ラインとする)2と、の間に、内部回路(第2回路)3と定電圧クランプ回路(第1回路)4とが並列接続されている。電源ライン1には、内部回路3の通常動作時に、主電源端子(第1端子)7から電源電位Vdの電圧が印加される。接地ライン2は、接地端子(第2端子)8の接地電位GNDに固定される。内部回路3は、例えば電源電位Vdを最高電位とし、接地電位GNDを最低電位として動作する。
2 接地ライン
3 内部回路
4 定電圧クランプ回路
5 定電圧クランプ回路の最も高電位側のツェナーダイオード(第1ツェナーダイオード)
6, 6a〜6c 定電圧クランプ回路の低電位側のツェナーダイオード(第2ツェナーダイオード)
7 主電源端子
8 接地端子
10 p-型の半導体基板
11 p-型基板領域
12,43 n-型ウェル領域
13,44 p型アノード領域
14,45 n+型カソード領域
15 p-型低濃度アノード領域
16,46 p+型アノードコンタクト領域
17 n型ピックアップ領域
18 n+型ピックアップコンタクト領域
19 層間絶縁膜
21 第1ツェナーダイオードの寄生npnバイポーラトランジスタ
22,23,48 抵抗(拡散抵抗)
41 カソードパッド
42 アノードパッド
47 n+型コンタクト領域
A アノード電極
d1 n+型ピックアップコンタクト領域とn+型カソード領域との間の距離
d2 p+型アノードコンタクト領域とn+型カソード領域との間の距離
GND 接地電位
I1,I2 電子電流
K カソード電極
Vd 電源電位
w0 n+型カソード領域の、n+型ピックアップコンタクト領域(またはp+型アノードコンタクト領域)に対向する辺の幅
w1 p+型アノードコンタクト領域の、n+型カソード領域に対向する辺の幅
w2 n+型ピックアップコンタクト領域の、n+型カソード領域に対向する辺の幅
w10 p型アノード領域の、n型ピックアップ領域に対向する辺の幅
w11 n型ピックアップ領域の、p型アノード領域に対向する辺の幅
w20 n+型カソード領域の、n+型ピックアップコンタクト領域に対向する辺の幅
w21 n+型ピックアップコンタクト領域の、n+型カソード領域に対向する辺の幅
X 半導体基板のおもて面に平行な方向(第1方向)
Y 半導体基板のおもて面に平行で、かつ第1方向と直交する方向(第2方向)
Z 深さ方向
Claims (8)
- 半導体基板のおもて面の表面層に選択的に設けられた第1の第1導電型領域と、
前記第1の第1導電型領域の内部に選択的に設けられた第2導電型の第1半導体領域と、
前記第1半導体領域の内部に選択的に設けられた、前記第1半導体領域よりも不純物濃度の低い第2導電型の第2半導体領域と、
前記第2半導体領域の内部に選択的に設けられた第1導電型の第3半導体領域と、
前記第1半導体領域の内部に、前記第2半導体領域と離して選択的に設けられた、前記第1半導体領域よりも不純物濃度の高い第2導電型の第4半導体領域と、
前記第1の第1導電型領域の内部に、前記第1半導体領域と離して選択的に設けられた第1導電型の第5半導体領域と、
前記第5半導体領域の内部に選択的に設けられた、前記第5半導体領域よりも不純物濃度の高い第1導電型の第6半導体領域と、
前記半導体基板の、前記第1の第1導電型領域以外の部分である第2導電型領域と、
前記第3半導体領域に電気的に接続された第1電極と、
前記第4半導体領域および前記第6半導体領域に電気的に接続された第2電極と、
を備え、
前記第6半導体領域は、前記第3半導体領域よりも前記第4半導体領域との距離を空けた位置で、かつ前記第4半導体領域に対して前記第3半導体領域と同じ側に配置されていることを特徴とする半導体装置。 - 前記第6半導体領域は、相対的に前記第3半導体領域に近い位置に配置されていることを特徴とする請求項1に記載の半導体装置。
- 前記第6半導体領域は、前記第3半導体領域を挟んで前記第4半導体領域に対向することを特徴とする請求項1または2に記載の半導体装置。
- 請求項1〜3のいずれか一つに記載の半導体装置を最も高電位側の第1ダイオードとし、当該第1ダイオードを含む複数のダイオードを直列接続してなる第1回路を備えた半導体回路装置であって、
第1端子と、
前記第1端子よりも低電位の第2端子と、
前記第1端子と前記第2端子との間に接続された第2回路と、
前記第1端子と前記第2回路との間に、前記第2回路に並列に接続された前記第1回路と、
を備え、
複数の前記ダイオードは、カソードを前記第1端子側として、アノードを前記第2端子側として、前記第1端子と前記第2端子との間に直列接続され、
前記第1電極は、前記第1端子に電気的に接続され、
前記第2電極は、複数の前記ダイオードのうち、前記第1ダイオード以外で最も前記第1端子側の第2ダイオードのカソードに電気的に接続されていることを特徴とする半導体回路装置。 - 複数の前記ダイオードのうち、前記第1ダイオード以外の前記ダイオードは、
前記半導体基板のおもて面の表面層に、前記第1の第1導電型領域と離して選択的に設けられた第2の第1導電型領域と、
前記第2の第1導電型領域の内部に選択的に設けられた第2導電型の第7半導体領域と、
前記第7半導体領域の内部に選択的に設けられた第1導電型の第8半導体領域と、
前記第7半導体領域の内部に、前記第8半導体領域と離して選択的に設けられた、前記第7半導体領域よりも不純物濃度の高い第2導電型の第9半導体領域と、
前記第2の第1導電型領域の内部に、前記第7半導体領域と離して選択的に設けられた、前記第2の第1導電型領域よりも不純物濃度の高い第1導電型の第10半導体領域と、
前記第8半導体領域および前記第10半導体領域に電気的に接続された第3電極と、
前記第9半導体領域に電気的に接続された第4電極と、
を備えることを特徴とする請求項4に記載の半導体回路装置。 - 前記第2ダイオードの前記第3電極は、前記第2電極に電気的に接続されていることを特徴とする請求項5に記載の半導体回路装置。
- 複数の前記ダイオードのうち、最も前記第2端子側の前記ダイオードの前記第4電極は、前記第2端子に電気的に接続されていることを特徴とする請求項5または6に記載の半導体回路装置。
- 前記第1端子は電源端子であり、
前記第2端子は接地端子であり、
前記第1回路は、前記第1端子に印加された過電圧から前記第2回路を保護する保護回路であることを特徴とする請求項4〜7のいずれか一つに記載の半導体回路装置。
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