JP2004266036A - 過電圧保護機能を有する半導体装置 - Google Patents
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Abstract
【解決手段】半導体基板にトレンチ22で囲んだ領域を設け、キャパシタ23とトランジスタを用いたツェナーダイオード24を一体に設ける構成とする。キャパシタ23は、半導体層を一方の電極とし、誘電体としての多結晶シリコン層35を挟んで形成したアルミニウム電極を他方の電極としている。ツェナーダイオード24は、トランジスタのコレクタとベースとをアルミニウム電極により短絡した状態に設け、配線によりキャパシタ23と並列に接続される。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、トレンチで囲まれた領域内に誘電体層を挟んで深さ方向に離間した電極を形成する構成のキャパシタを有する半導体装置に関する。
【0002】
【従来の技術】
ICチップ上にキャパシタ(容量成分)を構成する際には、一般的には形成しようとする容量値に応じた面積を必要とするので、概して多くの面積を占有してしまうことになる。半導体チップの表面に占める面積の増大を抑制しながらキャパシタの容量を大きくする方法としては、例えば、誘電体として機能する膜となる絶縁層に凹凸を多数形成して対向する電極の実効的な表面積を増大させることで対処したものがある(例えば特許文献1参照)。
【0003】
また、一般には、半導体チップの表面に示す面積の増大を抑制する対策として、例えば、対向する電極間に介在する絶縁膜の膜厚を薄くした構成としたものが考えられている。しかし、このことは両電極間の距離が短くなることに起因して、キャパシタそのものの耐圧が低くなるという不具合を招くことになる。
【0004】
【特許文献1】
特開平7−45791号公報
【0005】
【発明が解決しようとする課題】
そのため、今度は耐圧低下による絶縁破壊を防止するために、例えば、キャパシタに並列にツェナーダイオードを接続するなどの構成が必要になる。これによってキャパシタにツェナー電圧を超える過電圧が印加されたときにツェナーダイオード側でブレークダウンさせて側路することができ、これによってキャパシタでの絶縁破壊を防止することができる。
【0006】
しかし、このような構成を採用することは、キャパシタ単体を設ける構成とする場合に比べて、ツェナーダイオードを設ける分だけチップ表面に占める面積の増大を伴うと共に、そのための配線パターンを設ける必要があるため、全体として構成が複雑になると共に設計上で配線ミスを起こす可能性が出てくるという技術的課題が残る。
【0007】
図5,6は従来構成のものを平面図および模式的な断面図で示している。半導体基板1上に絶縁膜2を介して単結晶シリコン膜などからなる素子形成領域が設けられている。キャパシタ3、ツェナーダイオード4はそれぞれトレンチ5,6により囲われた領域に形成されている。図6では簡単のためにひとつのトレンチ5で隣接して設けた構成として示している。
【0008】
キャパシタ3は、トレンチ5内部領域のn−well層7を一方の電極として深いn+拡散領域8で電気的にコンタクトをとり、絶縁膜9、ポリシリコン10を誘電体として介在させた状態でアルミニウム電極11を他方の電極として設けた構成である。
【0009】
ツェナーダイオード4は、トレンチ6内部領域に形成するトランジスタのコレクタをカソード、ベース・エミッタ間を短絡してアノードとして形成している。トレンチ6内部領域のn−well層12をコレクタとし、このn−well層12内に形成したp−well層13をベースとし、このp−well層12内に形成した高濃度n型領域14をエミッタとしている。コレクタとベースに相当する領域にはオーミックコンタクトをとるための高濃度層が形成されている。
【0010】
このように形成したキャパシタ3とツェナーダイオード4とをアルミニウム配線などにより電気的に並列状態となるように接続して端子A,Bをその両端子として形成したものである。この構造では、前述したようにキャパシタ3に過電圧が印加されると、ツェナーダイオード4がブレークダウンすることにより側路させることができるので、キャパシタ3を過電圧破壊するのを防止することができる。
【0011】
しかし、このようにトレンチ6の領域を新たに設けて過電圧破壊防止の構成を採用することから、その分だけ面積が増大すると共に、2つのトレンチ5,6の間を配線する必要があることから、構成が複雑になると共にその分だけ設計面において、誤配線を行ってしまうなどの可能性が出てくる。
【0012】
本発明は上記事情に鑑みてなされたものであり、その目的は、キャパシタを過電圧から保護するためにツェナーダイオードなどの過電圧保護素子を形成する構成とする場合でも、配線レイアウトを複雑化せず、しかも面積の増大を極力抑制した構成の半導体装置を提供することにある。
【0013】
【課題を解決するための手段】
請求項1の発明によれば、トレンチで囲まれた領域内に誘電体層を挟んで深さ方向に離間した電極を形成する構成のキャパシタに対して、そのキャパシタを形成しているトレンチ内に電気的に並列に接続される過電圧保護素子を設けたので、独立したトレンチにそれぞれを形成する場合に比べて省スペース化を図ることができ、配線パターンも一体的に設けることで簡素化することができることから、レイアウト設計などにおいても人為的なミスを極力防止することができるようになる。
【0014】
請求項2の発明によれば、上記発明において、過電圧保護素子を、ツェナーダイオードにより構成しているので、簡単な構造としながらキャパシタの過電圧保護機能を設けることができるようになる。
【0015】
請求項3の発明によれば、上記請求項1の発明において、過電圧保護素子を、バイポーラトランジスタをダイオード接続して形成したツェナーダイオードとして設ける構成としたので、通常のトランジスタの作りこみ工程を用いてツェナーダイオードを形成することができて、半導体集積回路の素子形成工程を簡単なものとすることができる。
【0016】
【発明の実施の形態】
以下、本発明の一実施形態について、図1ないし図4を参照しながら説明する。
図1は、本実施形態の半導体装置21について、電極パターンを除いた状態の平面図として示しており、図2はその半導体装置21の要部の断面を模式的に示している。なお、この図では、半導体装置21が単独で形成されている状態を示しているが、他のトレンチ領域には他の素子を形成していて、それらとも電気的に接続する構成とされている。
【0017】
図1において、この半導体装置21は、トレンチ22により囲われた領域内にキャパシタ23と、過電圧保護素子としてのツェナーダイオード24とが一体に形成されている。ツェナーダイオード24は、トレンチ22内の図中右上部分に設けられるもので、実際にはトランジスタを形成してそのコレクタ・ベース間を短絡させた状態に配線して形成したものであり、エミッタ・ベース間のpn接合をツェナーダイオードとして使用するものである。
【0018】
図2はツェナーダイオード24部分を、その中央で縦に切断した断面を模式的に示したものである。この図2において、半導体基板25上には、絶縁膜26を介して半導体層としての高濃度n型層27、低濃度n型層28、n−well層29が形成されたいわゆるSOI(Silicon On Insulator)基板構造の基板を用いている。これは、例えば貼り合わせ法などにより形成されたもので、高濃度n型層27、低濃度n型層28およびn−well層29は、張り合わせる基板側にエピタキシャル成長法などにより形成された半導体層を用いている。
【0019】
トレンチ22は、n−well層29から低濃度n型層28、高濃度n型層27をエッチングして絶縁膜26に達するように形成してその内部を絶縁物で埋めるようにしたもので、これにより、トレンチ22を挟んで隣接する素子形成領域との間を電気的に絶縁した状態に形成している。
【0020】
n−well層29は、ツェナーダイオード24を構成するトランジスタのコレクタとなる領域であり、またキャパシタ23の一方側の電極としても機能する領域である。コレクタ領域には高濃度n型層30が形成され、オーミックコンタクトが得られるようになっている。
【0021】
また、ツェナーダイオード24の形成領域には、ベース領域として機能するp−well層31が形成されており、このp−well層31には高濃度p型層32が形成され、オーミックコンタクトが得られるように構成されている。そして、p−well層31にはエミッタ領域としての高濃度n型層33が形成されている。
【0022】
このような半導体層の上面には、全面に絶縁膜34が形成され、電極形成部分には開口部が形成されている。また、キャパシタ23の形成領域には、誘電体として機能する多結晶シリコン膜35が形成され、これを覆うようにその上部に絶縁膜36が形成されている。なお、コレクタ領域に形成した高濃度n型層30は、図1にも示しているように、キャパシタ23の上辺部まで延出された形状に形成されていて、その部分には、高濃度n型層27に達する深さの高濃度n型層(図示せず)が形成されている。
【0023】
コレクタ領域の高濃度n型層30、ベース領域の高濃度p型層32、エミッタ領域の高濃度n型層33の表面には、絶縁膜34を開口した部分にアルミニウム電極37a、37b、37cがそれぞれ形成され、オーミックコンタクトがとられた状態で電気的に接触されている。また、多結晶シリコン膜35の形成領域の上にも絶縁膜36を介した状態でアルミニウム電極38が形成されている。
【0024】
このアルミニウム電極38は、キャパシタ24を構成する対向電極となっている。アルミニウム電極37aと37bとの間および、アルミニウム電極37cと38との間は、それぞれ図1に示すように接続された状態として形成され、それぞれ端子A,Bとして導出されるようになっている。導出された端子A,Bは、図示はしないが、他の素子形成領域との間で接続されるように配線パターンが形成されている。
【0025】
上記構成とすることにより、キャパシタ23は、誘電体層となる多結晶シリコン層35を挟んで、n−well層29とアルミニウム電極38とが対向電極として作用するコンデンサとして機能し、ツェナーダイオード24は、トランジスタのコレクタとベースとがアルミニウム電極37a,37bを短絡された状態となって、エミッタ・ベース間のpn接合がツェナーダイオードとして機能するようになる。
【0026】
そして、キャパシタ23とツェナーダイオード24とが並列に接続された状態として形成されているので、キャパシタ23に過電圧が印加されると、ツェナーダイオード24がブレークダウンすることによりキャパシタ23が絶縁破壊に至るのを防止することができるようになる。
【0027】
このように、キャパシタ23を形成するトレンチ22内の領域に一緒にツェナーダイオード24を作りつけるので、トレンチを別途に設けてツェナーダイオードもしくはトランジスタを形成する領域を設ける構成とする場合に比べて少ないスペースでその機能を達成することができるようになる。
【0028】
また、プロセス設計の変更をせず、レイアウト設計の変更をするだけで実現できるので、コストが上昇するのを抑制することができる。そして、レイアウト設計においては、キャパシタ23の形成領域にツェナーダイオード24が一体に形成されているので、配線をひとまとまりのパターンとして設定しておくことができ、これによってトレンチ外部の配線を考慮する必要がなくなり、人為的なミスを低減した配線設計を行うことができるようになる。
【0029】
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
ツェナーダイオード24をトランジスタによって形成する構成としたが、これに限らず、直接ダイオードを形成する構成としてキャパシタ23と並列に接続するようにしても良い。
ツェナーダイオード24の配置位置は適宜の位置に設定することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態を示す平面パターン
【図2】ツェナーダイオード部分の縦断側面図
【図3】等価回路図(その1)
【図4】等価回路図(その2)
【図5】従来例を示す図1相当図
【図6】図4相当図
【符号の説明】
22はトレンチ、23はキャパシタ、24はツェナーダイオード(過電圧保護素子)、25は単結晶シリコン基板、26は絶縁膜、27は高濃度n型層、28は低濃度n型層、29はn−well、30は高濃度n型層、31はp−well、32は高濃度p型層、33は高濃度n型層、34は絶縁膜、35は多結晶シリコン膜、36は絶縁膜、37a〜37cはアルミニウム電極、38はアルミニウム電極である。
Claims (3)
- トレンチで囲まれた領域内に誘電体層を挟んで深さ方向に離間した電極を形成する構成のキャパシタを有する半導体装置において、
前記キャパシタを形成しているトレンチ内に形成され前記キャパシタに電気的に並列に接続される過電圧保護素子を設けたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記過電圧保護素子は、ツェナーダイオードであることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記過電圧保護素子は、バイポーラトランジスタをダイオード接続して形成したツェナーダイオードであることを特徴とする半導体装置。
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