JP5633663B1 - 薄膜キャパシタとツエナーダイオードの複合電子部品およびその製造方法 - Google Patents
薄膜キャパシタとツエナーダイオードの複合電子部品およびその製造方法 Download PDFInfo
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Abstract
複合電子部品（１００）は、Ｓｉ基板（１）と、薄膜キャパシタ（８）と、Ｓｉ基板（１）と半導体薄膜層（１３）で構成されるツエナーダイオード（１４）を備え、Ｓｉ基板（１）のキャリア濃度が、半導体薄膜層（１３）のキャリア濃度に比べて小さいことを特徴とする。
Description
本発明は、Ｓｉ基板上に薄膜キャパシタとツエナーダイオードが形成された薄膜キャパシタとツエナーダイオードの複合電子部品に関する。
また、本発明は、上記薄膜キャパシタとツエナーダイオードの複合電子部品の製造方法に関する。
従来から、Ｓｉ基板上に、貴金属電極材料または導電性酸化物材料からなる電極層と、ペロブスカイト型誘電体材料からなる誘電体層が積層されてなる薄膜キャパシタが、小型、大容量のキャパシタとして広く使用されている。
例えば、特許文献１（特許第４５２５９４７号公報）には、Ｓｉ基板上に、Ｐｔからなる下部電極層と、チタン酸ストロンチウムバリウム（（Ｂａ,Ｓｒ）ＴｉＯ3；以下「ＢＳＴ」という）からなる誘電体層と、Ｐｔからなる上部電極層を積層した薄膜キャパシタが開示されている。
この特許文献１に開示された従来の薄膜キャパシタは、例えば、次の工程により製造される。
まず、表面にＳｉＯ2膜が形成されたＳｉ基板を準備する。
次に、Ｓｉ基板のＳｉＯ2膜上に、密着層、Ｐｔからなる下部電極層、結晶性ＢＳＴからなる誘電体層、Ｐｔからなる上部電極層を順に形成する。
次に、Ｓｉ基板のＳｉＯ2膜上に、密着層、Ｐｔからなる下部電極層、結晶性ＢＳＴからなる誘電体層、Ｐｔからなる上部電極層を順に形成する。
更に、必要に応じて、上部電極層上に、バリヤ層や保護層を形成する。
次に、ＢＳＴからなる誘電体層の結晶性を高め、誘電率を向上させるために、熱処理を行なう。熱処理は、酸素雰囲気中において、７５０℃以上、例えば、８５０℃の温度で、３０分間加熱することにより行なう。
次に、ＢＳＴからなる誘電体層の結晶性を高め、誘電率を向上させるために、熱処理を行なう。熱処理は、酸素雰囲気中において、７５０℃以上、例えば、８５０℃の温度で、３０分間加熱することにより行なう。
また、別の電子部品として、ｎ型またはｐ型の導電性を有するＳｉ基板上に、逆の導電性を有する半導体層を形成してなるツエナーダイオードが、定電圧回路や静電気保護等の用途に広く使用されている。
例えば、特許文献２（特許第３９８１３２４号公報）には、ｐ型の高不純物濃度のＳｉ基板の表面にｎ型の半導体層を形成し、そのｎ型の半導体層の表面にｐ型拡散領域を形成したツエナーダイオードが開示されている。
この特許文献２に開示された従来のツエナーダイオードは、例えば、次の工程により製造される。
まず、例えば、ｐ型の高不純物濃度のＳｉ基板を準備する。
次に、このｐ型の高不純物濃度のＳｉ基板に、ｐ−ｎ拡散接合工程を施す。具体的には、まず、ｐ型の高不純物濃度のＳｉ基板の表面に、所望のツェナー電圧が得られる不純物濃度のｎ型半導体層をエピタキシャル成長させる。続いて、ｎ型半導体層の表面に、ボロン等の不純物元素を拡散させることにより、所定の数および形状からなるｐ型拡散領域を形成する。
次に、このｐ型の高不純物濃度のＳｉ基板に、ｐ−ｎ拡散接合工程を施す。具体的には、まず、ｐ型の高不純物濃度のＳｉ基板の表面に、所望のツェナー電圧が得られる不純物濃度のｎ型半導体層をエピタキシャル成長させる。続いて、ｎ型半導体層の表面に、ボロン等の不純物元素を拡散させることにより、所定の数および形状からなるｐ型拡散領域を形成する。
次に、ｐ型拡散領域が形成されたｎ型半導体層の、ｐ型拡散領域の表面に、Ａｌ等の金属膜を蒸着し、パターニングすることにより、電極や配線を形成する。
電子機器、電気機器等の小型軽量化にともない、これらの機器に使用される電子部品においても、小型軽量化や、複数の電子部品の複合化が求められている。 上述した薄膜キャパシタやツエナーダイオードにおいても、両者を複合化させることができれば、機器に使用される電子部品の個数を削減し、機器への実装スペースを削減することができるため、非常に好ましい。
しかしながら、上述した薄膜キャパシタとツエナーダイオードを単一のＳｉ基板上に構成しようとした場合、次のような問題があった。すなわち、上述した薄膜キャパシタの製造方法においては、ＢＳＴからなる誘電体層の結晶性を高め、誘電率を向上させるために、酸素雰囲気中において、７５０℃以上、例えば８５０℃の温度で熱処理を行なう工程が存在する。また、上述したツエナーダイオードの製造方法においては、ｐ型の高不純物濃度のＳｉ基板の表面にｎ型半導体層をエピタキシャル成長させる工程や、ｎ型半導体層の表面にボロン等の不純物元素を拡散させる工程が存在する。これらのエピタキシャル成長や、不純物元素の拡散等は、通常、非酸素雰囲気中において、１０００℃程度の高温度において行なわれる。また、これらの工程は、高コストを要する工程でもある。
単一のＳｉ基板上に薄膜キャパシタとツエナーダイオードを形成するにあたり、先に薄膜キャパシタを形成し、後からツエナーダイオードを形成するようにすれば、ツエナーダイオードを形成する際のエピタキシャル成長や不純物元素の拡散の高温度や雰囲気により、先に形成した薄膜キャパシタが劣化してしまうという問題があった。逆に、先にツエナーダイオードを形成し、後から薄膜キャパシタを形成するようにすれば、薄膜キャパシタを形成する際の熱処理工程における酸素雰囲気中での７５０℃を超える高温により、先に形成したツエナーダイオードを構成する半導体材料や電極材料が酸化・拡散してしまい、ツエナーダイオードが機能劣化や機能不全になるという問題があった。すなわち、薄膜キャパシタとツエナーダイオードをいずれの順番に形成しても、後の電子部品を形成する際に、先に形成した電子部品が劣化してしまうという問題があった。
本発明は、上述した従来の技術の問題点を解消するためになされたものである。その手段として、本発明の薄膜キャパシタとツエナーダイオードの複合電子部品は、ｎ型またはｐ型の導電性を有する単結晶または多結晶からなるＳｉ基板と、 Ｓｉ基板上に形成された、貴金属電極材料または導電性酸化物材料からなる電極層と、ペロブスカイト型誘電体材料からなる誘電体層が積層されてなる薄膜キャパシタと、Ｓｉ基板上の薄膜キャパシタが形成された領域と異なる領域に形成された、Ｓｉ基板と逆の導電性を有する半導体薄膜層からなり、Ｓｉ基板とｐ−ｎ接合をなすツエナーダイオードと、を備え、Ｓｉ基板のキャリア濃度が、半導体薄膜層のキャリア濃度に比べて小さいことを特徴とする。
また、本発明の薄膜キャパシタとツエナーダイオードの複合電子部品の製造方法は、ｎ型またはｐ型の導電性を有する単結晶または多結晶からなるＳｉ基板を用意する工程と、Ｓｉ基板上に、貴金属電極材料または導電性酸化物材料からなる電極層と、ペロブスカイト型誘電体材料からなる誘電体層を積層して薄膜キャパシタを形成する工程と、薄膜キャパシタを熱処理する工程と、Ｓｉ基板上の薄膜キャパシタが形成された領域と異なる領域に、Ｓｉ基板と逆の導電性を有する半導体薄膜層を形成し、Ｓｉ基板とｐ−ｎ接合をなすツエナーダイオードを形成する工程と、を順に備え、Ｓｉ基板のキャリア濃度が、半導体薄膜層のキャリア濃度に比べて小さいことを特徴とする。
本発明の薄膜キャパシタとツエナーダイオードの複合電子部品の構造によれば、ツエナーダイオードがＳｉ基板と半導体薄膜層で構成されているため、高温かつ高コストなｐ−ｎ拡散接合工程を用いることなく、すなわち、半導体層をエピタキシャル成長させる工程や半導体層の表面にボロン等の不純物元素を拡散させる工程を用いることなく、Ｓｉ基板上にツエナーダイオードを形成することができる。したがって、Ｓｉ基板上に先に薄膜キャパシタを形成し、後からツエナーダイオードを形成するようにすれば、薄膜キャパシタとツエナーダイオードの両方ともを劣化させることなく、薄膜キャパシタとツエナーダイオードの複合電子部品を製造することができる。
また、本発明の薄膜キャパシタとツエナーダイオードの複合電子部品は、ツエナーダイオードがＳｉ基板と半導体薄膜で構成され、かつ、Ｓｉ基板のキャリア濃度が半導体薄膜のキャリア濃度よりも小さくなっており、ツエナー特性の起源である電子なだれが主としてＳｉ基板側で発生するため、ｐ−ｎ拡散接合工程を用いて製造した従来のツエナーダイオードと同等レベルの特性を得ることができる。すなわち、電子なだれが、主に、Ｓｉ基板側ではなく半導体薄膜側で発生する場合には、ＥＳＤ（Electro-Static Discharge：静電気放電）保護機能が低下することが考えられるが、本発明によればそのようなことは起こらない。
また、本発明の薄膜キャパシタとツエナーダイオードの複合電子部品の製造方法によれば、薄膜キャパシタを形成し、薄膜キャパシタを熱処理した後に、高温度による工程を経ることのない工程によりツエナーダイオードを形成するため、薄膜キャパシタとツエナーダイオードの両方ともを劣化させることなく、薄膜キャパシタとツエナーダイオードの複合電子部品を製造することができる。
以下、図面とともに、本発明を実施するための形態について説明する。
［第１実施形態］
図１〜４に、本発明の第１実施形態に係る薄膜キャパシタとツエナーダイオードの複合電子部品１００を示す。ただし、図１は、複合電子部品１００の平面図である。図２は、図１のＸ−Ｘ部分を示す複合電子部品１００の断面図である。図３は、図１のＹ−Ｙ部分を示す複合電子部品１００の断面図である。図４は、複合電子部品１００の等価回路図である。
［第１実施形態］
図１〜４に、本発明の第１実施形態に係る薄膜キャパシタとツエナーダイオードの複合電子部品１００を示す。ただし、図１は、複合電子部品１００の平面図である。図２は、図１のＸ−Ｘ部分を示す複合電子部品１００の断面図である。図３は、図１のＹ−Ｙ部分を示す複合電子部品１００の断面図である。図４は、複合電子部品１００の等価回路図である。
複合電子部品１００は、ｐ型Ｓｉ単結晶基板１を備える。ｐ型Ｓｉ単結晶基板１としては、例えば、Ｂドープ、キャリア濃度５Ｅ１６ｃｍ-3のものが用いられている。
ｐ型Ｓｉ単結晶基板１上には、第１のＳｉＯ2層２が形成されている。第１のＳｉＯ2層２は、例えば、熱酸化法により形成されている。
ｐ型Ｓｉ単結晶基板１の異なる領域に、薄膜キャパシタ８とツエナーダイオード１４が形成されている。
薄膜キャパシタ８は、ｐ型Ｓｉ単結晶基板１上に形成された第１のＳｉＯ2層２上に形成されている。薄膜キャパシタ８は、下から順に、ＢＳＴからなる密着層３、Ｐｔからなる下部電極層４、ＢＳＴからなる誘電体層５、Ｐｔからなる上部電極層６、ＢＳＴからなる保護層７が積層された構造からなる。これらのうちの、下部電極層４、誘電体層５、上部電極層６がキャパシタとして機能する。密着層３、下部電極層４、誘電体層５の平面的な大きさは、上部電極層６、保護層７の平面的な大きさよりも大きく、複合部品１００を垂直方向に透視した場合、上部電極層６、保護層７の形成された領域が、密着層３、下部電極層４、誘電体層５の形成された領域に内包されている。
ツエナーダイオード１４は、ｐ型Ｓｉ単結晶基板１と、これに接して形成されたｎ型のＺｎＯ半導体からなる半導体薄膜層１３により構成されている。
ｐ型Ｓｉ単結晶基板１に形成された薄膜キャパシタ８とツエナーダイオード１４上には、上述した第１のＳｉＯ2層２に加えて、更に下から順に、第２のＳｉＯ2層９、第１のポリイミド層１０、第２のポリイミド層１７が積層されている。これらの積層体には、次の開口１１ａ〜１１ｄが形成されている。
第１のポリイミド層１０、第２のＳｉＯ2層９、薄膜キャパシタ８の保護層７を貫通して、薄膜キャパシタ８の上部電極層６に至る開口１１ａが形成されている。
第１のポリイミド層１０、第２のＳｉＯ2層９、薄膜キャパシタ８の誘電体層５を貫通して、薄膜キャパシタ８の下部電極層４に至る開口１１ｂが形成されている。
第１のポリイミド層１０、第２のＳｉＯ2層９、第２のＳｉＯ2層２を貫通して、ｐ型Ｓｉ単結晶基板１に至る２つの開口１１ｃ、１１ｄが形成されている。
開口１１ｃの内部には、上述したツエナーダイオード１４のｎ型のＺｎＯ半導体からなる半導体薄膜層１３が形成されている。半導体薄膜層１３は、ｐ型Ｓｉ単結晶基板１に接している。
開口１１ｄの内部には、例えばＴｉ層、Ａｕ層の２層構造からなる引出し電極１２が形成されている。引出し電極１２は、ｐ型Ｓｉ単結晶基板１に接している。なお、図２等においては、見やすくするため、引出し電極１２を１層に示している。
第１のポリイミド層１０上には、所定のパターン形状からなる引出し電極１５、１６がそれぞれ形成されている。引出し電極１５は、開口１１ａの内部にも形成され、薄膜キャパシタ８の上部電極層６に接続されている。また、引出し電極１５は、開口１１ｃの内部にも形成され、半導体薄膜層１３に接続されている。引出し電極１６は、開口１１ｂの内部にも形成され、薄膜キャパシタ８の下部電極層４に接続されている。また、引出し電極１６は、開口１１ｄの内部にも形成され、引出し電極１２に接続されている。引出し電極１５、１６は、例えばＴｉ層、、Ｃｕ層の２層構造からなる。なお、図２、図３等においては、見やすくするため、引出し電極１５、１６をそれぞれ１層に示している。
引出し電極１５、１６が形成された第１のポリイミド層１０上に積層された第２のポリイミド層１７には、開口１７ａ、１７ｂが形成され、開口１７ａから引出し電極１５が露出され、開口１７ａから引出し電極１６が露出されている。
そして、開口１７ａから露出された引出し電極１５上に端子電極１８が形成され、開口１７ｂから露出された引出し電極１６上に端子電極１９が形成されている。端子電極１８、１９は、例えば無電解めっき法により形成され、例えばＮｉ層、Ａｕ層の２層構造からなる。なお、図２等においては、見やすくするため、端子電極１８、１９をそれぞれ１層に示している。
以上の構造からなる本発明の第１実施形態に係る薄膜キャパシタとツエナーダイオードの複合電子部品１００は、図４に示すように、端子電極１８と端子電極１９の間に、薄膜キャパシタ８とツエナーダイオード１４が並列に接続された等価回路を有している。
次に、図５〜１３を参照しながら、本発明の第１実施形態に係る薄膜キャパシタとツエナーダイオードの複合電子部品１００の製造方法の一例について説明する。なお、各図はそれぞれ（Ａ）と（Ｂ）を備えるが、（Ａ）と（Ｂ）は、製造工程中の同一時点における複合電子部品１００の異なる断面を示したものである。すなわち、（Ａ）は、図１の複合電子部品１００のＸ−Ｘ部分に対応する断面を示している。（Ｂ）は、図１の複合電子部品１００のＹ−Ｙ部分に対応する断面を示している。
まず、図５に示すように、ｐ型Ｓｉ単結晶基板１を用意し、ｐ型Ｓｉ単結晶基板１上に、熱酸化法により第１のＳｉＯ2層２を形成する。ｐ型Ｓｉ単結晶基板１としては、例えば、Ｂドープ、キャリア濃度５Ｅ１６ｃｍ-3のものを用いる。第１のＳｉＯ2層２の厚みは、例えば７００ｎｍとする。
次に、図６に示すように、第１のＳｉＯ2層２上に、ＢＳＴからなる密着層３、Ｐｔからなる下部電極層４、ＢＳＴからなる誘電体層５、Ｐｔからなる上部電極層６、ＢＳＴからなる保護層７を順に形成する。
ＢＳＴからなる密着層３は、例えば、第１のＳｉＯ2層２上に、Ｂａ：Ｓｒ：Ｔｉ＝７：３：１０のモル比からなるＭＯＤ（Metal Organic Decomposition：有機金属分解）原料をスピンコートし、乾燥させた後に、酸素雰囲気中、６５０℃で３０分間、高温昇温熱処理を行なうことにより形成する。密着層３の厚みは、例えば５０ｎｍとする。
下部電極層４は、例えば、Ｐｔをスパッタ法により成膜することにより形成する。下部電極層４の厚みは、例えば２００ｎｍとする。
ＢＳＴからなる誘電体層５は、例えば、Ｂａ：Ｓｒ：Ｔｉ＝７：３：１０のモル比からなるＭＯＤ原料をスピンコートし、乾燥させた後に、酸素雰囲気中、６５０℃で１０分間、高温昇温熱処理を行なうことにより形成する。誘電体層５の厚みは、例えば１００ｎｍとする。
上部電極層６は、例えば、Ｐｔをスパッタ法により成膜することにより形成する。上部電極層６の厚みは、例えば２００ｎｍとする。
ＢＳＴからなる保護層７は、例えば、Ｂａ：Ｓｒ：Ｔｉ＝７：３：１０のモル比からなるＭＯＤ原料をスピンコートし、乾燥させた後に、酸素雰囲気中、６５０℃で６０分間、高温昇温熱処理を行なうことにより形成する。保護層７の厚みは、例えば１００ｎｍとする。
次に、図７に示すように、フォトリソプロセスとイオンミリング法を用いて保護層７と上部電極層６を加工し、続いて、同じくフォトリソプロセスとイオンミリング法を用いて誘電体層５と下部電極層４と密着層３を加工する。この結果、ｐ型Ｓｉ単結晶基板１上に形成された第１のＳｉＯ2膜２上に、薄膜キャパシタ８が形成される。
続いて、薄膜キャパシタ８のＢＳＴからなる誘電体層５の結晶性を高め、誘電率を向上させるために、酸素雰囲気中、８５０℃で３０分間、熱処理を行なう。
次に、図８に示すように、薄膜キャパシタ８が形成されたｐ型Ｓｉ単結晶基板１の第１のＳｉＯ2層２上に、第２のＳｉＯ2層９を形成する。第２のＳｉＯ2層９は、保護層と絶縁層の機能を有する。第２のＳｉＯ2層９は、例えばスパッタ法により形成する。第２のＳｉＯ2層９の厚みは、例えば１０００ｎｍとする。
続いて、同じく図８に示すように、第２のＳｉＯ2層９上に、感光性ポリイミドを塗布し、露光し、現像し、例えば、窒素雰囲気中、３２０℃で硬化し、所望のパターン形状からなる第１のポリイミド層１０を形成する。第１のポリイミド層１０の厚みは、例えば６０００ｎｍとする。
次に、図９に示すように、第１のポリイミド層１０をマスクとして、ＲＩＥ（反応性イオンエッチング）法を用いて、薄膜キャパシタ８部分の第２のＳｉＯ2層９と保護層７を加工し、上部電極層６に至る開口１１ａと、下部電極層４に至る開口１１ｂを形成する。また、第１のポリイミド層１０をマスクとして、ＲＩＥ法を用いて、薄膜キャパシタ８以外の部分の第２のＳｉＯ2層９と熱酸化第２のＳｉＯ2層２を加工し、ｐ型Ｓｉ単結晶基板１に至る開口１１ｃと開口１１ｄを形成する。
次に、図１０に示すように、開口１１ｄに、ｐ型Ｓｉ単結晶基板１に至るツエナーダイオード用の引出し電極１２を形成する。引出し電極１２は、例えば、リフトオフ法を用いて、２０ｎｍのＴｉ層、５００ｎｍのＡｕ層の２層構造に形成する。なお、図１０（Ａ）等においては、見やすくするため、引出し電極１２を１層に示している。
次に、図１１に示すように、開口１１ｄに、ｐ型Ｓｉ単結晶基板１に至る半導体薄膜層１３を形成する。具体的には、まず、例えば、スパッタ装置により、ｐ型Ｓｉ単結晶基板１側のイオンボンバード処理を行なった後、ｎ型のＺｎＯ半導体薄膜を成膜する。スパッタ条件は、例えば、基板温度２５℃、Ａｒ／Ｏ2ガス比９９．５／０．５、ＲＦパワー３００Ｗ（ＺｎＯセラミックゲート使用）とする。半導体薄膜層１３の厚みは、例えば５００ｎｍとする。その後、フォトリソプロセスとドライエッチングにより、第１のポリイミド層１０上の不要なｎ型のＺｎＯ半導体薄膜を除去する。ｐ型Ｓｉ単結晶基板１とｎ型のＺｎＯ半導体からなる半導体薄膜層１３で、ツエナーダイオード１４が構成される。
次に、図１２に示すように、引出し電極１５、１６を形成する。引出し電極１５は、第１のポリイミド層１０上と、開口１１ｃ内に形成された半導体薄膜層１３上と、上部電極層６に至る開口１１ａ内に形成する。引出し電極１６は、第１のポリイミド層１０上と、開口１１ｄ内に形成された引出し電極１２上と、下部電極層４に至る開口１１ｂ内に形成する。具体的には、引出し電極１５、１６は、例えば、スパッタ装置で、１００ｎｍのＴｉ層、１０００ｎｍのＣｕ層の２層構造を形成し、フォトリソプロセスとドライエッチングにより、第１のポリイミド層１０上に形成されたＣｕ層およびＴｉ層をパターニングして形成する。なお、図１２（Ａ）、（Ｂ）等においては、見やすくするため、引出し電極１５、１６をそれぞれ１層に示している。
次に、図１３に示すように、引出し電極１５、１６が形成された第１のポリイミド層１０上に、感光性ポリイミドを塗布し、露光し、現像し、例えば、窒素雰囲気中、３２０℃で硬化し、所望の形状からなる第２のポリイミド層１７を形成する。第２のポリイミド層１６の厚みは、例えば６０００ｎｍとする。
最後に、図１、図２、図１３に示すように、第２のポリイミド層１７に形成された開口１７ａ、１７ｂから露出した引出し電極１５、１６上に、端子電極１８、１９を形成して、本発明の第１実施形態に係る複合電子部品１００は完成する。端子電極１８、１９は、例えば、無電解めっき法により、２０００ｎｍのＮｉ層、５０ｎｍのＡｕ層の２層構造に形成する。なお、図１３（Ａ）等においては、見やすくするため、端子電極１９を１層に示している。
以上、本発明の第１実施形態に係る薄膜キャパシタとツエナーダイオードの複合電子部品１００の構造、および製造方法の一例について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って種々の変更をなすことができる。
たとえば、第１実施形態に係る複合電子部品１００では、半導体薄膜層１３としてｎ型のＺｎＯ半導体薄膜を用いたが、半導体薄膜層はこれには限定されず、その他の半導体薄膜材料を用いても良い。
また、第１実施形態に係る複合電子部品１００では、Ｓｉ基板１にｐ型のものを用いたが、Ｓｉ基板はｎ型であっても良い。ただし、この場合には、半導体薄膜層１３をｐ型のものに変更する必要がある。
また、第１実施形態に係る複合電子部品１００では、Ｓｉ基板１に単結晶基板を用いたが、Ｓｉ基板は多結晶基板であっても良い。
また、第１実施形態に係る複合電子部品１００では、キャパシタ８を構成する誘電体層５にＢＳＴを用いているが、材料はこれには限定されず、他の材料を用いるようにしても良い。また、キャパシタ８を構成する下部電極層４、上部電極層６にＰｔを用いているが、材料はこれには限定されず、他の貴金属電極材料や、導電性酸化物材料を用いるようにしても良い。さらに、キャパシタ８の層数も任意であり、誘電体層や中間電極層を追加して層数を増やしても良い。
また、第１実施形態に係る複合電子部品１００では、図４の等価回路図に示すように、１個の薄膜キャパシタと１個のツエナーダイオードを並列に接続しているが、複合電子部品の等価回路はこれには限定されず、他の種々の回路を構成することができる。また、複合電子部品の内部に構成される薄膜キャパシタやツエナーダイオードの個数も任意であり、それぞれ１個には限定されない。
［第２実施形態］
図１４（Ａ）、（Ｂ）、図１５に、本発明の第２実施形態に係る薄膜キャパシタとツエナーダイオードの複合電子部品２００を示す。ただし、図１４（Ａ）、（Ｂ）はそれぞれ、複合電子部品２００の異なる断面を示す。図１５は、複合電子部品２００の等価回路図である。
［第２実施形態］
図１４（Ａ）、（Ｂ）、図１５に、本発明の第２実施形態に係る薄膜キャパシタとツエナーダイオードの複合電子部品２００を示す。ただし、図１４（Ａ）、（Ｂ）はそれぞれ、複合電子部品２００の異なる断面を示す。図１５は、複合電子部品２００の等価回路図である。
上述した第１実施形態に係る複合電子部品１００では、Ｂドープ、キャリア濃度５Ｅ１６ｃｍ-3からなるｐ型Ｓｉ単結晶基板１を用いたが、第２実施形態に係る複合電子部品２００では、これに代えて、Ｐドープ、キャリア濃度２Ｅ１６ｃｍ-3からなるｎ型Ｓｉ単結晶基板３１を用いた。
また、上述した第１実施形態に係る複合電子部品１００では、半導体薄膜層１３としてｎ型のＺｎＯ半導体薄膜を用いたが、第２実施形態に係る複合電子部品２００では、これに代えて、半導体薄膜層３３としてｐ型アモルファスＳｉ半導体薄膜を用いた。
また、上述した第１実施形態に係る複合電子部品１００では、ツエナーダイオードは１個とし、引出し電極１６を引出し電極１２を経由させてＳｉ単結晶基板１に接続していたが、第２実施形態に係る複合電子部品２００では、引出し電極１２をｐ型アモルファスＳｉ半導体からなる半導体薄膜層４３に置き換えた。
この結果、第２実施形態に係る複合電子部品２００は、２個のツエナーダイオードを備えている。すなわち、上述したｎ型Ｓｉ単結晶基板３１とｐ型アモルファスＳｉ半導体からなる半導体薄膜層３３で１個のツエナーダイオード３４が構成され、ｎ型Ｓｉ単結晶基板３１とｐ型アモルファスＳｉ半導体からなる半導体薄膜層４３でもう1個のツエナーダイオード４４が構成されている。
第２実施形態に係る複合電子部品２００の他の構造は、第１実施形態に係る複合電子部品１００の構造と同じとし、図１４における符号も同じものを用いた。
図１５に示すように、第２実施形態に係る複合電子部品２００は、逆方向直列接続されたツエナーダイオード３３と３４が、キャパシタ８と並列に接続された等価回路を有している。
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
本発明は、Ｓｉ基板上に薄膜キャパシタとツエナーダイオードが形成された薄膜キャパシタとツエナーダイオードの複合電子部品に利用可能である。
１ ｐ型Ｓｉ単結晶基板、２ 第１のＳｉＯ2層、３ 密着層（ＢＳＴ）、４ 下部電極層（Ｐｔ）、５ 誘電体層（ＢＳＴ）、６ 上部電極層（Ｐｔ）、７ 保護層（ＢＳＴ）、８ 薄膜キャパシタ、９ 第２のＳｉＯ2層、１０ 第１のポリイミド層、１１ａ，１１ｂ，１１ｃ，１１ｄ 開口、１２ 引出し電極、１３ 半導体薄膜層（ｎ型ＺｎＯ半導体薄膜）、１４ ツエナーダイオード、１５，１６ 引出し電極、１７ 第２のポリイミド層、１８，１９ 端子電極、３１ ｎ型Ｓｉ単結晶基板、３３，４３ 半導体薄膜層（ｐ型アモルファスＳｉ半導体薄膜）、３４，４４ ツエナーダイオード。
Claims (3)
- ｎ型またはｐ型の導電性を有する単結晶または多結晶からなるＳｉ基板と、
前記Ｓｉ基板上に形成された、貴金属電極材料または導電性酸化物材料からなる電極層と、
ペロブスカイト型誘電体材料からなる誘電体層が積層されてなる薄膜キャパシタと、
前記Ｓｉ基板上の前記薄膜キャパシタが形成された領域と異なる領域に形成された、前記Ｓｉ基板と逆の導電性を有する半導体薄膜層からなり、前記Ｓｉ基板とｐ−ｎ接合をなすツエナーダイオードと、を備えた薄膜キャパシタとツエナーダイオードの複合電子部品であって、
前記Ｓｉ基板のキャリア濃度が、前記半導体薄膜層のキャリア濃度に比べて小さいことを特徴とする、薄膜キャパシタとツエナーダイオードの複合電子部品。 - 前記薄膜キャパシタと前記ツエナーダイオードが並列接続されていることを特徴とする、請求項１に記載された薄膜キャパシタとツエナーダイオードの複合電子部品。
- ｎ型またはｐ型の導電性を有する単結晶または多結晶からなるＳｉ基板を用意する工程と、
前記Ｓｉ基板上に、貴金属電極材料または導電性酸化物材料からなる電極層と、ペロブスカイト型誘電体材料からなる誘電体層を積層して薄膜キャパシタを形成する工程と、
前記薄膜キャパシタを熱処理する工程と、
前記Ｓｉ基板上の前記薄膜キャパシタが形成された領域と異なる領域に、前記Ｓｉ基板と逆の導電性を有する半導体薄膜層を形成し、前記Ｓｉ基板とｐ−ｎ接合をなすツエナーダイオードを形成する工程と、を順に備え、
前記Ｓｉ基板のキャリア濃度が、前記半導体薄膜層のキャリア濃度に比べて小さいことを特徴とする、薄膜キャパシタとツエナーダイオードの複合電子部品の製造方法。
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