CN100524755C - 微电子结构和制造微电子结构的方法 - Google Patents

微电子结构和制造微电子结构的方法 Download PDF

Info

Publication number
CN100524755C
CN100524755C CNB2007100893444A CN200710089344A CN100524755C CN 100524755 C CN100524755 C CN 100524755C CN B2007100893444 A CNB2007100893444 A CN B2007100893444A CN 200710089344 A CN200710089344 A CN 200710089344A CN 100524755 C CN100524755 C CN 100524755C
Authority
CN
China
Prior art keywords
contact layer
conductor contact
resistor
layer
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2007100893444A
Other languages
English (en)
Other versions
CN101086989A (zh
Inventor
阿尼尔·K.·钦特哈吉迪
杰拉德·马图西耶维茨
李保振
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN101086989A publication Critical patent/CN101086989A/zh
Application granted granted Critical
Publication of CN100524755C publication Critical patent/CN100524755C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Details Of Resistors (AREA)
  • Non-Adjustable Resistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种微电子结构和制造微电子结构的方法，包括在衬底上设置和形成电阻器。导体接触层接触所述电阻器。使用Blech常数确定所述导体接触层的最大长度，以避免构成所述导体接触层的导体材料的电迁移。

Description

微电子结构和制造微电子结构的方法
技术领域
本发明一般地涉及微电子结构中的电阻器。更特别地，本发明涉及微电子结构中的高性能电阻器。
背景技术
除了晶体管、电容器和二极管之外，特别地包括有半导体结构的微电子结构通常包括电阻器。微电子结构中的电阻器可以用于包括电阻性负载功能以及信号修正功能的功能。
微电子电路近来的进步提供一种对微电子电路中高电流密度电阻器的需要。通常可以理解电阻器中的高电流密度处于每微米电阻器宽度从大约0.5到大约2.0毫安的范围中(即希望将宽度作为与具有形成接触的相对端的长度方向垂直的方向)。高电流密度电阻器通常用在专用集成电路中。高电流密度电阻器也可用在包括电源电路的应用中。
微电子结构中高电流密度电阻器的出现也产生了对于高电流密度电阻器周围的结构的热电不稳定性的担心。这样的热或电不稳定性可能是由将高电流密度电阻器连接至其它电路元件的电气互联中的高电流密度导致的。或者，但不限于，这样的电不稳定性可能是由高电流密度电阻器中的热耗散导致的。
可以用在高电流应用中的电阻器在微电子制造技术领域中是公知的。
例如，Arcidiacono等人在美国专利4,251,326号和4,410,867号中教导了在电阻器-电容器网络中使用氮化钽作为电阻器材料。
随着微电子制造技术持续发展而微电子结构尺寸持续减少，在微电子结构中制造高电流密度电阻器变得越发重要。需要热电稳定的高电流密度电阻器和高电流密度电阻器结构。
发明内容
本发明提供微电子结构和制造微电子结构的方法。微电子结构和其制造方法包括高电流密度电阻器。
根据本发明的微电子结构包括设置在衬底上的电阻器。该微电子结构还包括与电阻器接触的导体接触层。使用Blech(布勒希)常数来确定导体接触层的最大长度以避免包含导体接触层的导体材料的电迁移。
根据本发明的制造微电子结构的方法包括形成设置在衬底上的电阻器。该方法还包括形成与电阻器接触的导体接触层。该导体接触层具有使用Blech常数而确定的最大长度，以避免包含导体接触层的导体材料的电迁移。
附图说明
在下面给出的对优选实施例的描述的上下文中理解本发明的目的、特征和优点。在构成本公开部分材料的附图的上下文中理解本发明的优选实施例，其中：
图1-图10示出说明根据本发明一实施例的制造半导体结构的递进阶段结果的一系列示意剖面图。
图11示出根据本发明另一实施例的半导体结构的示意剖面图。
具体实施方式
在下面提供的描述的上下文中理解包含微电子结构(即一般为半导体结构)的本发明，微电子结构又包含电阻器结构。在如上所述的附图的语境中理解该描述。附图旨在说明目的，这样的附图没有必要按比例绘制。
图1-图10示出说明根据本发明一实施例的制造半导体结构的递进阶段结果的一系列示意剖面图。本发明的此实施例包含本发明的第一实施例。
图1示出半导体衬底10。绝缘区域12位于半导体衬底10中，并在其中隔离活性区域。由绝缘区域12隔离的活性区域中设置晶体管T。盖层18盖住每个晶体管，而且盖层18还作为设置在绝缘区域12上的电阻器20的基底。
半导体衬底10和上面指定的其余结构可以包含并具有在半导体制造技术领域中传统的材料和尺寸。半导体衬底10和上面指定的其余结构还可以使用在半导体制造技术领域中传统的方法而形成。
半导体衬底10包含半导体材料。半导体材料的非限制性示例包括硅、锗、硅锗合金、碳化硅、碳化硅锗合金和复合的半导体材料。复合的半导体材料的非限制性示例包括砷化镓、砷化铟和磷化铟半导体材料。
半导体衬底10可以包含块体半导体材料，一般如在图1的示意剖面图中所示。或者，半导体衬底10可以包含绝缘体上半导体的衬底或混合定向衬底。绝缘体上半导体的衬底包含基底半导体衬底、设置在其上的埋入式电介质层和又在二者上面设置的表面半导体层。混合定向衬底包含多个具有不同结晶取向的半导体区域。使用若干方法中的任何一个可以形成绝缘体上半导体的衬底和混合定向衬底。非限制性示例包括层转换方法、其它层压法和注氧隔离(SIMOX)方法。
绝缘区域12包含典型地是电介质绝缘材料的绝缘材料。电介质绝缘材料可以包含若干电介质材料中的任何一种。电介质材料的非限制性示例包括硅的氧化物、氮化物和氮氧化物。不排除其它元素的氧化物、氮化物和氮氧化物。也可以考虑上述电介质绝缘材料的层压和组合物。类似地，电介质绝缘材料也可以是晶体材料或非晶体材料。使用若干方法中的任何一个可以形成绝缘区域12。非限制性示例包括热或等离子氧化或氮化方法、化学汽相沉积方法(包括原子层化学汽相沉积方法)和物理汽相沉积方法(包括溅射方法)。典型地，绝缘区域12至少部分包含氧化硅电介质材料，其厚度(即槽深度)从大约2000到大约6000埃。
晶体管T包含栅电介质14。栅电极16设置在栅电介质14上。隔离物层15邻接栅电极16的侧壁。源区/漏区17设置在半导体衬底10中并由设置在栅电极16下面的沟道区隔离。
上述包含晶体管T的结构的每一个可以包含并具有在半导体制造技术领域中传统的材料和尺寸。上述包含晶体管T的结构的每一个可以使用在半导体制造技术领域中传统的方法而形成。
栅电介质14一般可以包含传统的栅电介质材料，其具有在真空中测得从大约4到大约20的介电常数。栅电介质材料的非限制性示例包括氧化硅、氮化硅和氮氧化硅栅电介质材料。栅电介质14一般还可以包括介电常数更高的栅电介质材料，其具有在真空中测得从大约20到大约100的介电常数。这些栅电介质材料的非限制性示例包括氧化铪、硅酸铪、氧化钛、氧化镧、钛酸锶钡(BST)和锆酸钛酸铅(PZT)。可以使用在半导体制造技术领域中传统的方法形成栅电介质14。非限制性示例包括热或等离子氧化或氮化方法、化学汽相沉积方法和物理汽相沉积方法。典型地，栅电介质14包含热氧化硅栅电介质材料，其厚度从大约15到大约50埃。
类似地，栅电极16可以包含在半导体制造技术领域中传统的栅电介质材料。包括但不限于的是某些金属、金属合金、金属氮化物和金属硅化物。还包括但不限于的是掺杂的多晶硅和多晶硅化物栅电介质材料。栅电极材料可以使用对其合成材料适宜的方法来沉积。非限制性示例包括电镀方法、化学汽相沉积方法和物理汽相沉积方法。典型地，栅电极16包含金属栅极材料、多晶硅化物栅极材料、或多晶硅栅极材料，其厚度从大约2000到大约5000埃。
典型地，隔离物层15(在剖面图中被示为复数层，但在俯视图中实际上是完全围绕栅电极16的单层)包含电介质隔离物材料，尽管导体隔离物材料也已经为人们所知。电介质隔离物材料可以包含和绝缘区域12相同的材料。导体隔离物材料可以使用和栅电极16相同的材料。典型地，隔离物15至少部分包含电介质隔离物材料。使用再生层沉积和不同的在半导体制造技术领域中一般传统的各项异性刻蚀方法。
源区/漏区17包含对于希望形成的晶体管T的极性适宜的极性的掺杂剂。典型地，使用两步离子注入工艺形成源区/漏区17。该两步离子注入工艺中的第一步使用栅极16而没有隔离物15作为掩模以形成扩散区域到半导体衬底10中。该两步离子注入工艺中的第二步使用栅电极16和隔离物15作为掩模以形成源区/漏区17的接触区域部分，其构成扩散区域。典型地，扩散区域具有从每立方厘米大约le15到大约le16掺杂原子的掺杂浓度，而接触区域具有从每立方厘米大约le18到大约le21掺杂原子的掺杂浓度。
典型地，盖层18包含电介质盖材料。可以从和绝缘区域12相同的材料组中选择该电介质盖材料。也可以使用和上面用于绝缘区域12的相同的方法沉积该电介质盖材料。典型地，盖层18具有从大约200到大约700埃的厚度。
电阻器20包含电阻材料，但是根据本发明电阻器20不必故意作为电阻器。典型地，电阻器20一般是较低阻抗的电阻器，其可以包含一般传统的电阻材料，例如多晶硅电阻材料。典型地，电阻器20具有从大约200到大约2000埃的厚度。
图2示出设置在图1的半导体结构上的钝化层22。钝化层22可以包含若干钝化材料中的任何一种。可以从和绝缘区域12相同的电介质材料组中选择该钝化材料。可以使用和上面用于形成绝缘区域12的相同的一组方法形成该钝化层22。典型地，钝化层22至少部分包含氧化材料，其具有从大约5000到大约8000埃的厚度。
首先图3示出设置在图2的示意剖面图所示的钝化层22中的一系列接触通路内的一系列接触立柱24，从而形成钝化层22’。
为了从图2的示意剖面图所示的半导体结构获得图3的示意剖面图所示的半导体结构，首先构图钝化层22，以形成钝化层22’。使用光刻掩模和在半导体制造技术领域中一般传统的刻蚀方法构图钝化层22以形成钝化层22’。至于刻蚀方法，包括有湿化学刻蚀方法和干刻蚀方法。干刻蚀方法通常更为普遍，由于其通常向钝化层22’提供了直边的侧壁。也不排除某些湿化学刻蚀方法。
在构图钝化层22之后生成钝化层22’，然后将接触立柱24置于并形成在接触通路中。接触立柱24可以包含若干导体材料中的任何一种。包括但不限于的是金属、金属合金、掺杂多晶硅和多晶硅化物接触立柱材料。特殊金属包括钨、铜和铝金属，但是上述选择不限制本发明。金属钨作为接触立柱材料尤其普遍。可以使用半导体制造技术领域中的传统方法形成接触立柱24。包括但不限于的是电镀方法、化学汽相沉积方法和物理汽相沉积方法。
最后图3示出钝化层26。钝化层26可以包含用于形成钝化层22的材料并由用于形成钝化层22的方法形成。因此，钝化层26可以包含硅的氧化物、氮化物和氮氧化物及其组合物和其层压物。不排除其它元素的氧化物、氮化物和氮氧化物。典型地，钝化层26具有从大约2000到大约4000埃的厚度。
首先图4示出构图钝化层26以形成钝化层26’的结果。设置在钝化层26’中的是互联层28。可以使用在半导体制造技术领域中传统的光刻和刻蚀方法构图钝化层26以形成钝化层26’。互联层28通常可以包括与用于形成接触立柱24的相同材料，除作为普通的接触立柱材料的钨以外，钨通常不用作互联材料。典型地，钝化层26’具有从大约2000到大约4000埃的厚度。
最后图4示出设置在钝化层26”上的电阻器30和30’，其中电阻器30根据本发明意在作为电阻器结构中的元件。钝化层26”包括与26’类似的材料。电阻器30和30’可以包括若干电阻器材料中的任何一种，其经得起高电流密度。这种电阻器材料的非限制性示例包括钛、氮化钛、钽、氮化钽、钨和氮化钨电阻材料。典型地，电阻器30和30’具有从大约200到大约800埃的厚度，通路到通路的线宽从大约0.5到大约50微米，且旁路(即平面中和平面外的)线宽从大约0.5到大约50微米。使用若干方法中的任何一种可以形成电阻器30和30’。非限制性示例包括电镀方法、化学汽相沉积方法(包括原子层化学汽相沉积方法)和物理汽相沉积方法(包括溅射方法)。典型地，电阻器30和30’包括从上述电阻材料组中选择的氮化物电阻材料。
图5示出设置在图4的半导体结构上的钝化层32。钝化层32可以包括与用于形成钝化层22’和26’的材料相似、等价或相同的钝化材料，并使用与用于形成钝化层22’和26’的方法相似、等价或相同的方法而形成。典型地，钝化层32具有从大约4000到大约7000埃的厚度。
图6示出设置在钝化层32’中的双镶嵌孔33。可以使用半导体制造技术领域中的传统方法形成该双镶嵌孔33。典型地，该双镶嵌孔33意在提供导体立柱层和邻接的导体互联层。因此，该双镶嵌孔33包括连接至位于上部的槽部分的、位于下部的通路部分。图6中还示出名义上的单镶嵌孔33’，其暴露电阻器30之一的中心部分(并根据下面的描述希望由热吸收层提供电阻器的接触)。可以使用半导体制造技术领域中的传统方法形成双镶嵌孔33和单镶嵌孔33’。方法的选择可以包括先形成通路然后形成槽，以及先形成槽然后形成通路。
图7示出被设置以填充图6所示的双镶嵌孔33的立柱/互联层34。所述立柱/互联层34(及本实施例和其它实施例中的其它立柱/互联层34)意在作为所要求保护的发明的背景中关于电阻器30的导体接触层。图7还示出了设置在单镶嵌孔33’中的热吸收层34’。所述立柱/互联层34和所述热吸收层34’包括导体材料。合适的导体材料的非限制性示例包括铜导体材料、铝导体材料和钨导体材料。典型地，所述立柱/互联层34和所述热吸收层34’使用再生层沉积和随后的平坦化方法而形成，其中所述平坦化方法提供设置在双镶嵌孔33中的立柱/互联层34和设置在单镶嵌孔33’中的热吸收层34’。
在本实施例中，选择双镶嵌孔33的尺寸(并因此是立柱/互联层34的尺寸)使得当电流经过立柱/互联层34并接着经过电阻器30时利用Blech效应(即对于电迁移抑制的短长度效应)的优点。在特殊导体材料的Blech常数C的背景下限定Blech效应(即所述Blech常数是低于它就不发生电迁移的导体材料特定常数)。为了利用电迁移抑制考虑中的Blech常数，确定J×L的乘积，其中J等于经过所关心的导体材料的电流密度而L等于所关心的导体材料的互联长度。当J×L的乘积超过所关心材料的Blech常数C时，发生导体材料的电迁移。对于铜，Blech常数C典型地是大约300mA/μm。Blech常数将随着材料性质(导体自身及周围的绝缘体)而变化。
因此，在本实施例的上下文中，为了利用立柱/互联层34的Blech效应(即电迁移效应)，当立柱部分(或立柱部分的聚集)具有大约15mA/μm2的电流承载容量(或需要)时，如图7所示的立柱/互联层34中的立柱长度L优选地在小于大约20微米的范围中。立柱/互联层34的位于上部的互联部分(即第二立柱/互联层)通常具有与立柱部分相比更大的俯视图面积，并因此可以不必受本实施例中的电流密度的约束条件限制。
而且，在本实施例中，热吸收层34’意在减少电阻器30的过热，并因此提供电阻器30的不变且较低的温度配置。典型地，所述不变且较低的温度配置有助于向电阻器30提供稳定的电阻。所述唯一且较低的温度配置还有助于向立柱/互联层34提供更高的电流承载容量。例如，对于包括铜的立柱/互联层34，立柱/互联层的最大标准化电流密度在温度从大约90℃增加至110℃时降低了大约4倍。
图8示出说明进一步处理图7的半导体结构的结果的示意剖面图。
图8示出设置在钝化层32’上的钝化层36’。图8还示出了被设置与立柱/互联层34接触的立柱/互联层38。
钝化层36’可以包括与在下面的钝化层32’、26’和22’的背景中使用的材料相似、等价或相同的材料，具有与在下面的钝化层32’、26’和22’的背景中使用的尺寸相似、等价或相同的尺寸，并使用与在下面的钝化层32’、26’和22’的背景中使用的方法相似、等价或相同的方法而形成。类似地，立柱/互联层38也可以包括与立柱/互联层34的背景中使用的材料相似、等价或相同的材料，具有与立柱/互联层34的背景中使用的尺寸相似、等价或相同的尺寸，并使用与立柱/互联层34的背景中使用的方法相似、等价或相同的方法而形成。
图9示出说明进一步处理图8所示的示意剖面图中的半导体结构的结果的示意剖面图。
图9示出设置在钝化层36’上的钝化层40’。图9还示出了被设置与立柱/互联层38接触的立柱/互联层42。
钝化层40’可以包括与在下面的钝化层36’、32’、26’和22’的背景中使用的材料相似、等价或相同的材料，具有与在下面的钝化层36’、32’、26’和22’的背景中使用的尺寸相似、等价或相同的尺寸，并使用与在下面的钝化层36’、32’、26’和22’的背景中使用的方法相似、等价或相同的方法而形成。类似地，立柱/互联层42也可以包括与立柱/互联层38和34的背景中使用的材料相似、等价或相同的材料，具有与立柱/互联层38和34的背景中使用的尺寸相似、等价或相同的尺寸，并使用与立柱/互联层38和34的背景中使用的方法相似、等价或相同的方法而形成。
图10示出说明进一步处理图9的半导体结构的结果的剖面示意图。
图10示出设置在钝化层36’上的钝化层44’。图10还示出了被设置与立柱/互联层42接触的立柱/互联层46。
钝化层44’可以包括与在下面的钝化层40’、36’、32’、26’和22’的背景中使用的材料相似、等价或相同的材料，具有与在下面的钝化层40’、36’、32’、26’和22’的背景中使用的尺寸相似、等价或相同的尺寸，并使用与在下面的钝化层40’、36’、32’、26’和22’的背景中使用的方法相似、等价或相同的方法而形成。类似地，立柱/互联层46也可以包括与立柱/互联层42、38和34的背景中使用的材料相似、等价或相同的材料，具有与立柱/互联层42、38和34的背景中使用的尺寸相似、等价或相同的尺寸，并使用与立柱/互联层42、38和34的背景中使用的方法相似、等价或相同的方法而形成。
在本实施例的背景下，与立柱/互联层34类似，设计每个立柱/互联层38、42和46的尺寸，使得当向电阻器30提供电源时立柱/互联层46、42和38中的Blech效应(即电迁移效应)可以避免。此外，在本实施例的上下文中，垂直地对准立柱/互联层46、42、38和34，使得电流流动只是垂直的，直到达到上层布线平面(其通常较大并具有从大约0.3到大约1微米的线宽)。立柱/互联层46、42、38和34的垂直对准还提供了从电阻器30的提高了的热发散。
图10示出根据本发明实施例的半导体结构的剖面示意图。该半导体结构包括设置在包括半导体衬底10的衬底上的电阻器30。希望电阻器30是高电流密度电阻器。使用立柱/互联层34、38、42和46将电阻器30的两端与其它电路元件连接。垂直地对准立柱/互联层34、38、42和46，以提供垂直的电流路径。也设计立柱/互联层34、38、42和46的尺寸，以当电路中使用电阻器时利用Blech效应(即电迁移效应)。立柱/互联层34、38、42和46的垂直对准还提供了半导体结构中提高了的热发散。
本实施例还说明了被设置与高电流密度电阻器30接触的热吸收层34’。所述热吸收层34’还有助于提供高电流密度电阻器30中的热发散。
图11示出根据本发明另一实施例的半导体结构的剖面示意图。该本发明的另一实施例包括本发明的第二实施例。
图11示出与图10的半导体结构大体上相似的半导体结构的剖面示意图，但是其中电阻器30设置在钝化层26’的下面而非其上面。通过互联层28实现与电阻器30的接触，所述互联层28再接触立柱/互联层34，而不是直接通过立柱/互联层34实现与电阻器30的接触。因此，图11所示的半导体结构起的作用与图10所示的半导体结构不同。
本发明的优选实施例是对本发明的说明，而不是对本发明的限制。根据本发明的优选实施例可以对微电子结构的方法、材料、结构和尺寸进行修改和变化，根据本发明并进一步根据权利要求提供微电子结构。

Claims (18)

1.一种微电子结构，包括：
设置在衬底上的电阻器；和
均接触所述电阻器的导体接触层和热吸收层，所述导体接触层在双镶嵌结构中，所述热吸收层在单镶嵌结构中，所述双镶嵌结构和单镶嵌结构均形成在单个钝化层中，其中使用布勒希(Blech)常数确定所述导体接触层的最大长度，以避免包括所述导体接触层的导体材料的电迁移。
2.如权利要求1所述的结构，还包括接触所述导体接触层的至少一个其它导体接触层，其中所述至少一个其它导体接触层和所述导体接触层被垂直地对准。
3.如权利要求1所述的结构，其中所述电阻器包括从包括钛、钨、钽、以及钛、钨和钽的氮化物组成的组中选择的材料。
4.如权利要求1所述的结构，其中所述电阻器具有从200到800埃的厚度。
5.如权利要求1所述的结构，其中所述电阻器具有从0.5到50微米的长度。
6.如权利要求1所述的结构，其中所述电阻器具有从0.5到50微米的宽度。
7.如权利要求1所述的结构，其中所述衬底包括半导体衬底。
8.如权利要求1所述的结构，其中所述导体接触层包括铜材料。
9.如权利要求1所述的结构，其中所述导体接触层包括钨材料。
10.如权利要求1所述的结构，其中所述导体接触层包括铝材料。
11.如权利要求1所述的结构，其中所述导体接触层包括在半导体结构中的互联层。
12.如权利要求1所述的结构，其中所述导体接触层包括在半导体结构中的立柱/互联层。
13.一种用于制造微电子结构的方法，包括以下步骤：
形成设置在衬底上的电阻器；和
形成均接触所述电阻器的导体接触层和热吸收层，所述导体接触层在双镶嵌结构中，所述热吸收层在单镶嵌结构中，所述双镶嵌结构和单镶嵌结构均形成在单个钝化层中，其中在形成导体接触层时使用布勒希(Blech)常数确定所述导体接触层的最大长度，以避免包括所述导体接触层的导体材料的电迁移。
14.如权利要求13所述的方法，还包括形成与所述导体接触层垂直对准的其它导体接触层。
15.如权利要求13所述的方法，其中形成所述电阻器使用从包括钛、钨、钽、以及钛、钨和钽的氮化物组成的组中选择的材料。
16.如权利要求13所述的方法，其中形成所述导体接触层使用铜导体材料。
17.如权利要求13所述的方法，其中形成所述导体接触层使用钨导体材料。
18.如权利要求13所述的方法，其中形成所述导体接触层使用铝导体材料。
CNB2007100893444A 2006-06-09 2007-03-23 微电子结构和制造微电子结构的方法 Expired - Fee Related CN100524755C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/423,232 2006-06-09
US11/423,232 US20070284662A1 (en) 2006-06-09 2006-06-09 Microelectronic structure including high current density resistor

Publications (2)

Publication Number Publication Date
CN101086989A CN101086989A (zh) 2007-12-12
CN100524755C true CN100524755C (zh) 2009-08-05

Family

ID=38821021

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007100893444A Expired - Fee Related CN100524755C (zh) 2006-06-09 2007-03-23 微电子结构和制造微电子结构的方法

Country Status (4)

Country Link
US (1) US20070284662A1 (zh)
JP (1) JP2007329478A (zh)
CN (1) CN100524755C (zh)
TW (1) TW200818295A (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8013394B2 (en) * 2007-03-28 2011-09-06 International Business Machines Corporation Integrated circuit having resistor between BEOL interconnect and FEOL structure and related method
US7981771B2 (en) * 2008-06-04 2011-07-19 International Business Machines Corporation Structures and methods to enhance Cu interconnect electromigration (EM) performance
US8110877B2 (en) 2008-12-19 2012-02-07 Intel Corporation Metal-insulator-semiconductor tunneling contacts having an insulative layer disposed between source/drain contacts and source/drain regions
US20110101534A1 (en) * 2009-11-04 2011-05-05 International Business Machines Corporation Automated short length wire shape strapping and methods of fabricting the same
US8288268B2 (en) 2010-04-29 2012-10-16 International Business Machines Corporation Microelectronic structure including air gap
US8486796B2 (en) * 2010-11-19 2013-07-16 International Business Machines Corporation Thin film resistors and methods of manufacture
US8592947B2 (en) 2010-12-08 2013-11-26 International Business Machines Corporation Thermally controlled refractory metal resistor
US9184226B2 (en) * 2011-08-15 2015-11-10 Texas Instruments Incorporated Embedded tungsten resistor
US9059168B2 (en) * 2012-02-02 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Adjustable meander line resistor
US8890222B2 (en) * 2012-02-03 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Meander line resistor structure
US8901738B2 (en) 2012-11-12 2014-12-02 International Business Machines Corporation Method of manufacturing an enhanced electromigration performance hetero-junction bipolar transistor
US9093285B2 (en) * 2013-03-22 2015-07-28 United Microelectronics Corp. Semiconductor structure and process thereof
US9337088B2 (en) 2014-06-12 2016-05-10 International Business Machines Corporation MOL resistor with metal grid heat shield
US10304772B2 (en) * 2017-05-19 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with resistive element
US10475725B2 (en) * 2017-11-08 2019-11-12 Texas Instruments Incorporated Structure to enable higher current density in integrated circuit resistor
US10515852B2 (en) 2017-11-09 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with resistive element
US10985011B2 (en) 2017-11-09 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with resistive elements

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4251326A (en) * 1978-12-28 1981-02-17 Western Electric Company, Inc. Fabricating an RC network utilizing alpha tantalum
US6320262B1 (en) * 1997-12-05 2001-11-20 Ricoh Company, Ltd. Semiconductor device and manufacturing method thereof
US6552434B2 (en) * 1998-05-29 2003-04-22 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4410867A (en) * 1978-12-28 1983-10-18 Western Electric Company, Inc. Alpha tantalum thin film circuit device
JP3437801B2 (ja) * 1999-07-28 2003-08-18 沖電気工業株式会社 半導体装置のための配線構造および配線形成方法
US6737351B2 (en) * 2001-12-28 2004-05-18 Texas Instruments Incorporated Versatile system for diffusion limiting void formation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4251326A (en) * 1978-12-28 1981-02-17 Western Electric Company, Inc. Fabricating an RC network utilizing alpha tantalum
US6320262B1 (en) * 1997-12-05 2001-11-20 Ricoh Company, Ltd. Semiconductor device and manufacturing method thereof
US6552434B2 (en) * 1998-05-29 2003-04-22 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
TW200818295A (en) 2008-04-16
CN101086989A (zh) 2007-12-12
US20070284662A1 (en) 2007-12-13
JP2007329478A (ja) 2007-12-20

Similar Documents

Publication Publication Date Title
CN100524755C (zh) 微电子结构和制造微电子结构的方法
US6146939A (en) Metal-polycrystalline silicon-N-well multiple layered capacitor
KR100491458B1 (ko) 반도체 장치
US6828616B2 (en) Integrated circuit devices that utilize doped Poly-Si1−xGex conductive plugs as interconnects
KR100791339B1 (ko) 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법
CN100530633C (zh) 形成熔丝结构的方法
CN103782387A (zh) 单片集成有源缓冲器
JP2004193563A (ja) Ｍｉｍキャパシタを有する半導体素子
KR900003835B1 (ko) 반도체 장치(半導體裝置)
US9536822B2 (en) Drawn dummy FeCAP, via and metal structures
US20220208679A1 (en) Semiconductor devices having highly integrated active and power distribution regions therein
US10535576B2 (en) Semiconductor devices and methods of formation thereof
US5294561A (en) Method for manufacturing highly-integrated stacked capacitor
TWI774102B (zh) 整合組件及形成整合組件之方法
KR100650192B1 (ko) 반도체 소자 및 그의 형성 방법
US6744115B2 (en) Semiconductor device and process of production of same
JPH0846068A (ja) ＢｉＭＯＳ半導体装置及びその製造方法
JP2739965B2 (ja) 半導体記憶装置およびその製造方法
JP3173048B2 (ja) 半導体装置
JP2840261B2 (ja) 半導体集積回路装置
CN217903116U (zh) 半导体存储器件
JPH09186295A (ja) 半導体装置及びその製造方法
JP2668528B2 (ja) 半導体装置の製造方法
JPH01220856A (ja) 半導体装置
JP2536050B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090805

Termination date: 20100323